JPS6062153A - 抵抗性ゲ−ト型電界効果トランジスタ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果トランジスタ、さらに具体的にはモ
ノリシック集積回路の回路素子としての電界効果トラン
ジスタに関するものである。

［従来技術］ Ｄ、ＯＲ，ＮＡＮＤ、ＮＣ）Ｒなどの論理関数を示す論
理回路は、単一集積回路チップ上に製造されたいくつか
の論理回路をもつ集積回路と°して製造される。集積回
路技術は、電子回路の超小型化をもたらし、かつては不
可能と考えられていた場所へのデジタル・エレクトロニ
クスの配置と使用を容易にする。回路設計の引き続く目
標は、回路密度を高くし、それによって電子回路の用途
範囲を広げることである。

電界効果トランジスタは、集積回路に広く使用されてき
た、既知の能動回路素子である。電界効果トランジスタ
（ＦＥＴ）は、基本的には１例えば拡散によって形成さ
れるある導電型をもつ半導体基板と、基板とは逆の同一
の導電型をもつソース領域及びドレイン領域から構成さ
れている。チャネル領域が、ソースとドレインを分離し
ている。

ゲートはチャネルの上にあり、それがら絶縁体で分離さ
れている。別個の電極が、それぞれソース領域、ドレイ
ン領域、ゲート領域に接続されている。、適当か雷イ吉
かソー１営妬　ば１ツノ〜ノ骨成　Ｌびゲート電極に印
加すると、チャネルを介してソースとドレインの間に電
流が流れる。Ｐ型シリコン基板を使用したあるタイプの
ＦＥＴに、通常の加工を施すと、ソース領域とドレイン
領域を形成する２つのＮ＋導電型拡散領域ができる。こ
れらの領域は、その間にチャネル領域ができるように配
置される。二酸化ケイ素などの絶縁体がチャネル領域の
上に形成され、この絶縁層の上に金属ゲートが付着され
る。各電極がソース、ドレイン及びゲートに接続される
。周知のように、装置寸法、半導体材料のドーピングな
どを調節して、チャネル閾値電圧など所定の特性が装置
に与えられる。

特定の極性をもつ外部電位をチャネルに印加すると、こ
の閾値電圧に打ち勝ち、装置がチャネルを経て導電する
。外部電位はゲート電極を経てゲートに直接印加され、
また絶縁体の両端間の電界効果作用によってチャネルに
印加される。このゲート・バイアス電圧がチャネル領域
を通る電流経路に沿った電荷キャリアの通過を制御する
。

近年、金属層の代りに抵抗層がＦＥＴゲートとして使用
できることがわかった。抵抗性ゲートを使用したＦＥＴ
は、抵抗性ゲート型電界効果トランジスタ（ＲＥＧＦＥ
Ｔ）と呼ばれている。このような装置は、抵抗層として
ポリシリコン材料が使用でき、抵抗層の抵抗率はポリシ
リコンの選択的ドーピングによって決まる。例えば、ホ
ウ素のイオン注入によって、ゲートの抵抗値を変化させ
ることができる（Ｐ、　Ｋ、Ｋｏ　ｅｔ　ａｌ、、”Ｄ
ｅｓｉｇｎ　ａｎｄＰｅｒｆｏｒｍａｎｃｅ　ｏｆ　Ｒ
ｅ５ｉｓｔｉｖｅ　Ｇａｔｅｄ　ＭＯ５ＦＥＴｓ　ｆｏ
ｒＡｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉ
ｔｓ”、ＩＥＤＭ、Ｄｅｃｅｍｂｅｒ５．１９７９、Ｐ
ａｇｅ　２２．２）。抵抗性ゲート型電界効果トランジ
スタは、一般に増幅器などの線形回路のみに使用されて
きた。

ＦＥＴ装置から構成されるデジタル回路は最近まで金属
またはシリコンの導電性ゲートを用いて作られてきた。

１９７９年６月１２日に授与され本発明と同じ譲受人に
譲渡された、米国特許第４１５８３２９号で、この明細
書で開示される発明の発明者Ｂｅｒｔｉｎは、フリップ
フロップ回路を形成する抵抗性ゲートＦＥＴからなる記
憶セルを記載している。しかし、ＡＮＤやＯＲなどの論
理関数を示す回路は、引き続き導電性ゲー１−　Ｆ　Ｅ
　Ｔで作られていた。

［発明が解決しようとする問題点］ 本発明の一目的は、論理回路の回路実装密度を増大させ
ることである。

第２の目的は、論理回路の製造に必要な回路素子の数を
減らすことである。

［問題点を解決するための手段］ 以上の目的及びその他の目的は、後述の本発明の良好な
実施例についての詳細な記載から明らかなように、抵抗
性ゲート型電界効果トランジスタをデジタル論理回路に
応用することによって実現される。

本発明の各論理回路は、ゲート電極の下のチャネル領域
の存在またはその幅を制御する。少くとも２つの論理入
力信号を受器プ取る抵抗性ゲートを備えた、少くとも１
個のＲＥＧＦＥ’Ｔを含んでいる。論理信号入力がチャ
ネルの長さに沿ってソース領域とドレイン領域の間に印
加されると、装置をＡＮＤ論理関数を示す一致ゲートと
して働かせることができる。例えば、ｎ−チャネル・エ
ンハンスメント形装置の場合、チャネルに沿った全ての
点が、チャネル領域の局部閾値電圧より高い場合にのみ
、導通する。何れかの入力が閾値電圧よりも低い場合、
装置は導通しない。

入力がチャネルに対して横方向に印加されると、各入力
がチャネルのソースとドレインの間の部分を制御するた
め、ＯＲゲート回路が形成される。

ＮＡＮＤ回路とＮＯＲ回路は、インバータ回路中で抵抗
性ゲート型論理装置を使用することによってもたらされ
る。

［実施例］ 添付の図面を参照すると、第１図は、３人力ＮＡＮＤ型
抵抗性ゲート型電界効果トランジスタ論理回路の回路概
略図を示したものである。装置１は、ソース２、ドレイ
ン４及び抵抗性ゲート６を含んでいる。ドレインは負荷
抵抗８を経て電圧電源■ＤＤに接続されている。ソース
２は、ここではアースＧＮＤと記された回路基準電位に
接続されている。３つの論理入力信号端子１０．４２．
１３がそれぞれ抵抗性ゲート６に接続されている。

出力端子１４は、ドレイン４と負荷抵抗８の間に接続さ
れている。第２図は、ＲＥＧＦＥＴを用いたＮＡＮＤ回
路のレイアウトの平面図を示したものである。本明細書
中では、各図面中に対応する部分には、共通の番号をっ
けである。すなわち、第１図で概略図として示されてい
るＲＥＧＦＥＴのドレイン４は、第２図に示されるレイ
アウト設計では番号４で示しである。

良好な実施例では、シリコン・ゲーｊ・の六−角形をベ
ースとするレイアウトが選択されている。トランジスタ
１は、アースに接続されたソース拡散領域２及び出力ノ
ード１４と負荷抵抗８に接続されたドレイン拡散領域４
がら構成されている。抵抗性ゲート６は、ソース拡散領
域２とドレイン拡散領域４を分離するチャネル領域の」
二にあり、多結晶シリコンの抵抗層からできている。こ
の抵抗性ゲートは、ソース拡散領域２、ドレン拡散領域
４及びＦＥＴチャネルから絶縁され、両端が異なる論理
入力信号端子１０と１３に接続されている。

第３の論理入力信号端子１２は、抵抗性ゲート６にその
両端間のある場所で、例えば論理゛入力信号端子１０と
１３がゲートに接続する点の中間で接続されている。ソ
ース２とドレイン４の間にあるチャネル領域は、チャネ
ル閾値電圧Ｖｔをもつように形成されている。このチャ
ネル閾値電圧は、各論理入力信号端子が論理高レベルに
対応する電圧を同時に受け取る場合以外は、ドレインと
ソースの間に電流が流れることを妨げる。例えば、各論
理入力信号が５ボルトの場合、ＲＥＧＦＥＴ、１の閾値
電圧Ｖｔは、１〜１１１２ボルトとなる。

第３図は、第２図のＮＡＮＤ回路を線Ａ−Ａ’に沿って
切断した断面図を示したものである。ソース領域２とド
レイン領域４は、イオン注入法などの通常の方法によっ
て形成することができる。

基板１６は、この説明では、Ｐ型シリコンを選んである
。二酸化ケイ素１８の絶縁層が、ソース領域とトレイン
領域を含む基板上に付着されている。

ポリシリコン・ゲート６が酸化物層１８上に付着される
。次に、別の二酸化ケイ素が付着される。

その後二酸化ケイ素を貫いてドレイン領域４上に穴がエ
ッチされる。低抵抗層を形成する第２のポリシリコン層
８が、この穴を埋め且つトレイン領域４と接触するよう
に付着される。

第２図′及び第３図の装置を製造する際に、Ｐ型シリコ
ン基板の抵抗率は、１０〜５０Ω（ｍｌとすることがで
きる。Ｎ＋ソース及びドレイン領域２゜４は、１／２ミ
クロンの深さまで拡散され、２０〜３０オ一ム／口のシ
ート抵抗をもつ。抵抗性ゲート６は、シート抵抗約１メ
ガオーム／口、シート・キャパシタンス約１０−”ファ
ラッド／口となるようにドープするとよい。抵抗層８は
できれば抵抗が１０〜１００ＫΩ／口となるように形成
するとよい。相互接続のためのメタライセーション（図
示せず）は、通常のものであり、１段または２段にする
ことができる。接点形成も通常のものであり、相互接続
用の導体と同じくそれ自体本発明には含まれない。

第１図ないし筑３園に示した装置の動作は以下の通りで
ある。例えばアース電位の論理レベル信号を各入力端子
１０．１２．１３に印加すると、チャネルは反転されず
、ＲＥＧＦＥＴＩはそのソース領域とドレイン領域の間
で導通しない。したがって、出力端子１４の電位は、基
本的に論理高レベル出力を示すＶＤＤである。例えば５
ボルトの論理高レベル信号を論理み力信号端子１０．１
２．１３の何れかに印加すると、チャネルの一部分だけ
が反転し、したがってＦＥＴはオフのままであり、出力
端子１４は、論理高レベルのままである。

２つの論理入力信号端子が論理高レベル信号を受け取っ
た場合でも、ＦＥＴＩの閾値電圧はやはりチャネルの部
分反転しか起こらないものであり、したがってＦＥＴＩ
はそのソースとドレインの間で導通しない。論理高レベ
ル信号が論理入力信号端子１０．１２．１３の全てに印
加されると、装置１はそのソース２とドレイン４の間で
導通し、出力端子１４の電位は、論理低レベルを意味す
るアース電位に近づく。

インノ（−夕の一数ゲートの［？告は−筑ＩＥｉｉｌ乃
至第３図に示されている特定の実施例のものには限られ
ない。ＮＡＮＤ回路の実施例について説明したが、抵抗
をソース２とアースの間に接続し、出力端子をＦＥＴの
ソースに接続することによって、ＡＮＤ装置が実現でき
る。また、本発明は３人カ一致ゲートだけに限定される
ものでもない。２人力、４人力及びその他の複数入力構
造が、本明細書で記載する本発明の範囲内に含まれる。

制限因子は、全ての入力端子が同じプラスの論理レベル
入力信号を受け取るまで、ＲＥＧＦＥＴはそのソースと
トレインの間で導通しないことである。さらに、エンハ
ンスメント形装置に関して本発明の詳細な説明してきた
が、電圧極性を適当に変えると、デプレッション形装置
も利用できる。

ＲＥＧＦＥＴを用いた論理回路によってより大きな回路
密度が実現されることは、導電性ゲートＦＥＴを用いた
通常の２人力ＮＡＮＤ回路のレイアウトを、全説明した
Ｒ　Ｅ　Ｇ　Ｆ　Ｅ　Ｔを用いた３人力ＮＡＮＤ装置の
レイアウトと比較することによって確認できる。２個の
導電性ゲートＦ　Ｅ　Ｔからなる通常の２人力ＮＡＮＤ
回路の概略図を第４図に示す。これは、ＦＥＴ２０とＦ
ＥＴ２’２から構成されている。ＦＥＴ２０は、ドレイ
ン２４とソース２６を備えており、ＦＥＴ２２はドレイ
ン２８とソース３０を備えている。ドレイン２４は、抵
抗３２を介して電圧電源ＶＤＤに接続されている。出力
端子３４が、ＦＥＴ２０のドレインに接続されている。

ＦＥＴ２２のソースは、基準電位Ｇ、ＮＤに接続されて
いる。絶縁ゲート３６が、ＦＥＴ２０の導電性を制御し
、絶縁ゲート３８がＦＥＴ２２の導電性を制御する。ゲ
ート３６．３８は、それぞれ論理入力信号を受け取るた
めの端子を備えている。第４図の回路の動作はよく知ら
れているので、本明細書ではその動作の説明は行なわれ
ない。第５図は、第４図に概略的に示した回路のレイア
ウトの平面図を示したものである。第２図と第５図を比
較するとわかるように、２つの導電性ゲートＦＥＴの２
人力ＮＡＮＤ回路は、ＲＥＧＦＥＴを使用した３人力Ｎ
ＡＮＤ回路はほぼ同じだけの物理的スペースを占めてい
る。

抵抗性ゲート型電界効果トランジスタから構成されるＮ
ＯＲ回路を、第６図に概略的に示す。本発明のこの実施
例では、抵抗性ゲートがチャネル方向に対して横向きに
形成されている。論理入力信号端子は、ゲートの両端に
あり、従って論理入力信号もチャネルに対して横向きに
供給される。

第７図は、ＮＯＲ回路として形成した場合の抵抗性ゲー
ト型電界効果トランジスタの幾何形状を示したものであ
る。第７図は、ＮＯＲ回路配置の一般的構造を理解する
ために必要な一個の抵抗性ゲート電界効果トランジスタ
で作成した、ＮＯＲ論理回路の一部分だけを示したもの
である。当業者には自明のように、この図には基板とゲ
ートの間の絶縁層も、負荷抵抗を形成するポリシリコン
抵抗層とポリシリコン抵抗性ゲートの間の絶縁層も示さ
れていない。

第８図は、抵抗性ゲート電界効果トランジスタを用いた
ＮＯＲ回路レイアウトの平面図である。

このＮＯＲ回路は、ドレイン４２、ソース４４及び抵抗
性ゲート４５を備えた抵抗性ゲート型電界効果トランジ
スタ４０を含んでいる。負荷抵抗４６が電圧電源ＶＤＤ
とドレイン４２の間に接続さねている。出力はノード４
７から取り出され、回路基準電圧ＧＮＤは、ソース４４
に接続されている。論理入力信号端子４９．５１は、論
理入力信号を受け取るために作られている。

第６図、第７図、第８図かられかるように抵抗性ゲート
４５は、ソース４４とドレイン４２の間のチャネルの縦
方向に対して横向きに、またＦＥＴ基板のソース領域と
ドレイン領域の間のチャネルの横方向に対して平行に作
られている。装置の負荷抵抗を形成する抵抗層４６は、
ゲート４５の上の第２レベルに作られており、図に示さ
れているようにゲート４５に対して垂直に配置すること
ができる。ドレイン領域４２とソース領域４４は、基板
中に拡散され基板とは逆の導電型である。例えば、基板
がＰ型材料でできている場合、ソース及びトレイン拡散
領域は、Ｎ′″領域である。二酸化ケイ素誘電層（図示
せず）が、ソース領域とドレイン領域を含む基板の上に
付着されている。次に、ポリシリコンの抵抗性ゲート４
５が、第７図び第６図に一般的に示されているように、
二酸化ケイ素層と基板の上に付着される。すなわち、ポ
リシリコン・ゲート４５は、チャネルの横方向に沿って
ソース及びドレイン拡散領域に対して平行な方向に伸び
ている。別の二酸化ケイ素層（図示せず）が抵抗性ゲー
ト４５を覆い、回路負荷抵抗を形成するポリシリコン層
４６がらゲートを絶縁している。この層は、できれば図
のように、ゲート４５に対して垂直な方向に付着するこ
とが望ましい。このようなポリシリコン抵抗層４６のレ
イアウトは、コンパクトな回路の作成に役立ち、こうし
て回路密度が増大する。

導電性相互結合及び接触領域のための回路金属化は、通
常のものなので詳しくは示してない。すなわち、論理入
力信号端子４９．５１、出力端子４７及び供給電圧ＶＤ
Ｄと回路基準電圧ＧＮＤを受け取るための電圧供給端子
を形成する接触領域の製造方法は、当業者にはよく知ら
れているので本発明を完全に理解するためにこの方法を
説明する必要はない、。同様に、ドレイン４２と抵抗層
４６の間の導電性相互接続ならびにソース４４とそれを
ＧＮＤに接続するための接触領域の間の導電性相互接続
も、抵抗層４４とそれをｖＤＤなどに接続するための接
触領域の間の導電性相互接続と共に、当業者には周知の
ものである。

ＮＯＲ回路半導体装置に対するパラメータは、できれば
次のようにすることが望ましい。シリコン基板の抵抗率
は、１０〜５０Ωωとすることができる。Ｎ＋ソース及
びドレイン拡散領域は約ｌ／２ミクロンの深さで拡散し
、シート抵抗が２０〜３０オ一ム／口になるようにする
。抵抗性ゲートは、シート抵抗約１メガオーム／口、シ
ート・キャパシタンス約１Ｏ−ＩＬｓファラド／ｄとな
るようにドープすることができる。抵抗層は、できれば
抵抗が１０〜１００にΩ／口となるように形成する。

次に、第６図、第７図、第８図のＮＯＲ回路の動作につ
いて説明する。論理入力信号は、端子４９と５１の一方
または両方に印加することができる。論理入力信号の電
圧レベルは、論理入力信号がチャネル領域のゲート４５
の論理信号を受け取る部分の下のチャネルを反転させ、
チャネルのそ１　の部分を導通させるように選択される
。ゲート・バイアス電圧に応じてチャネル中にできる電
界は、主として、ソース拡散領域とドレイン拡散領域に
平行に延びるチャネルの横方向にではなくて、ソース領
域とドレイン領域の間のチャネルの長さを横切って伸び
ることがわがっている。従って端子４９に論理高レベル
信号を印加すると、チャネルの端子４９の下の領域に、
その領域中でチャネルを反転させて飽和モードで動作さ
せるのに充分な大きさの電界ができる。

しかし、この電界は、チャネルの横幅全体に沿っては伸
びず、従って端子５１付近のゲート領域は反転されない
。チャネルは部分的に飽和されているので、チャネル特
にその端子４９の下側にある部分を通って、ソースとド
レインの間に電流が流れる。部分導通の電界効果トラン
ジスタは、非導電性装置に比べて抵抗が小さく、この小
さな抵抗は出力端子４７で決定することができる。電界
効果トランジスタの抵抗値が導通のために低下すると、
端子４７の電位が降下する。従って、出力端子４７は、
端子４９の論理高レベル信号に対応して論理低レベル信
号を示す。

端子５１に論理高レベル信号が印加されると、装置は今
説明した論理高レベル信号を端子４９に印加した場合と
同様に、動作する。唯一の動作の違いは、端子５１付近
のチャネル領域が飽和され、５１付近のチャネル領域を
通ってソース領域とドレイン領域の間に電流が流れるこ
とである。このように、出力端子４７の出方は、端子５
１の論理高レベル入力信号に対応して、論理低レベルで
ある。

論理低レベル入力信号が、論理入力信号端子４９．５０
の両方に印加されると、チャネルのどの部分も反転され
ず、ソースとドレイン拡散領域の間でチャネルを通って
電流が流れない。この時、端子４７は、論理高レベルを
示す。論理高レベル及び論理低レベル入力信号に対する
代表的電圧は論理高レベル入力信号で５Ｖ、論理低レベ
ル入力信号でＯｖである。今説明したＮ０１（回路につ
いて、Ｖ　Ｄ　Ｄが５ボルトの場合、出力端子電圧は、
入力端子４９と５０の一方が論理面レベルであるのに対
応して、０．５ボルトとなり、入力端子の両方が論理低
レベルであるのに対応して５ポル）−となる。

第９図及び第１０図は、もっと複雑な縦３Ｘ横２の抵抗
性ゲート型電界効果トランジスタＡＮＤ−ＯＲ−ＩＮＶ
ＥＲ’！’　（ＡＯＩ）回路を示したものである。この
回路は、６個の入力端子５２．５３．５４．５５．５６
．５７を含んでおり、そのうち３個の入力が第１の抵抗
性ゲート型電界効果トランジスタ５８に接続され、別の
３個の入力が第２の抵抗性ゲート電界効果１〜ランジス
タロｏに接続されている。電界効果トランジスタ５８は
、ソース拡散領域６１とドレイン拡散領域６２を含んで
おり、チャネル領域６３がその間にある。ポリシリコン
抵抗性ゲート６４が、ソース領域、ドレイン領域、チャ
ネル領域を含む基板の上にあり、ソースとドレインの間
でチャネルの縦方向を横切つて伸びるように形成されて
いる。抵抗性ゲート型電界効果トランジスタ６０はソー
ス拡散領域６５とドレイン拡散領域６６を含んでおり°
、その間にチャネル領域６７がある。ポリシリコン製の
抵抗性ゲート６８がチャネルの上に形成され、ソースと
ドレインの間でチャネルを横切って伸びている。第１図
、第２図、第３図に関して説明した２個のＮＡＮＤ回路
からＡＯＩ論理回路が形成されることが第９図の概略図
かられかる。ＲＥＧＦＥＴ５８のドレイン６２とＲＥＧ
ＦＥＴ６０のドレイン６６は共通のノード７０に接続さ
れている。

ＲＥＧＦＥＴ５８のソース６１とＲＥＧＦＥＴ６０のソ
ース６５は、共通ノード７１に接続されている。ノード
７０は、回路の出力ノードであり、また負荷抵抗７２を
ＡＮＤゲート装置に接続する接続点の働らきをする。電
圧電源ＶＤＤは、負荷抵抗７２のノード７０に接続され
ている末端とは逆の末端に接続されている。回路基準電
位ＧＮＤは、ノード７１に接続されている。

第１０図は、第９図の回路概略図の良好なレイアウトを
示したものである。第９図及び第１０図の装置は、上述
のＮＡＮＤ回路を２つ組合わせたものなので、その構造
と製造方法は、第１図、第２図、第３図に示したＮＡＮ
Ｄ回路について説明したものと基本的に同じである。Ｐ
型基板を使用して、ソース及びドレイン拡散領域６１．
６５及び６２．６６を基板中に形成し、間にチャネル領
域６３．６７が形成された適当なＮ＋領領域作る。基板
の上の適当な誘電層を塗布した後、２つのポリシリコン
層６Ｃ６８を付着させて、抵抗性ゲートを作る。

この２つのポリシリコン層は、同一平面上にあり互いに
電気的に絶縁されている。例えばと酸化ケイ素からなる
もう１つの誘電層をポリシリコン・ゲート領域の上に付
着させた後、共通負荷抵抗を形成する第２のポリシリコ
ン層７２を誘電層の上に付着させる。先に第１図、第２
図、第３図に関して説明した回路の場合と同様に、製造
中に適当な接触領域と導体層を設けて、第９図及び第１
０図に示した装置に必要な電気相互接続を作る。

この回路は、２個の３人力ＡＮＤ回路からの出力をＯＲ
する働きをする。ＲＥＧＦＥＴ５８と６０のどちらも導
通しないときは、出力端子７０は、はぼＶ　ｏ　ｏであ
り論理高レベルを示す。Ｒ’Ｅ　Ｇ　Ｆ　ＥＴ５８．６
０は、全ての入力が論理高レベルのときにだけ導通する
ので、両方の抵抗性ゲート型電界効果トランジスタ５８
．６０への入力が少くとも１つ論理低レベルである場合
に、出カフ０は論理高レベルとなる。抵抗性ゲート型電
界効果トランジスタ５８への入力が全て論理高レベルで
ある場合、ＲＥＧＦＥＴ５８は導通して端子７０の電位
をアースに近づけ、論理低レベルを示す。同様にＲＥＧ
ＦＥＴ６０の論理入力信号端子５５．５６．５７への入
力がすべて論理高レベルである場合、抵抗性ゲート型電
界効果トランジスタ６０は導通し、端子７０の電位は、
論理低レベルに降下する。

第９図及び第１０図の論理回路は、導電性ゲート型電界
効果トランジスタからなる通常のＡＯＩ回路よりも５０
％密度が高い装置をもたらす。第１１図及び第１２図は
、導電性ゲート電界効果トランジスタからなる通常のＡ
ＯＩ装置を示したものである。第１１図の概略的回路図
は、導電性ゲート型電界効果トランジスタＡＯＩ回路が
、第４図に示した型式の通常のＡＮＤ回路を２個相互接
続したものであることを示している。１つのＡＮＤ回路
は導電性ゲート型電界効果トランジスタ８０．８１を含
んでおり、もう１つのＡＮＤ回路は導電性ゲート型電界
効果トランジスタ８２．８３からできている。負荷抵抗
８４がノード８５で電界効果トランジスタ８０．８２の
ドレインに接続されている。回路基準電位は、電界効果
ｌ・ランジスタ８１．８３のそれぞれのソースに接続さ
れている。各導電性ゲート型電界効果トランジスタは、
論理入力信号端子８６．８７．８８．８９を備えている
。第１２図に示した回路レイアラ１一般計かられかるよ
うに、第１１図に概略的に示した縦２Ｘ横２の導電性ゲ
ート電界効果１〜ランジスタＡＯ工回路は、第１１図及
び第１０図に示されている前述の縦３ｘ横２の抵抗性グ
ー１−電界効果１−ランジスタＡＯＩ回路と同じスペー
スを占める。

当業者には自明のように、本発明の教示にもとづく抵抗
性ゲート型電界効果トランジスタを用いて作った論理回
路ファミリーは、これまで考察してきた特定の論理回路
に限定されるものではない。

抵抗性ゲート型電界効果トランジスタを用いて作ったＡ
ＮＤ回路とＯＲ回路は、この論理回路ファミリーの基本
的構成単位である。

抵抗性ゲート型電界効果トランジスタで実現される論理
回路の別の例が、第１３図に概略的に示されている。こ
の３状態ドライバーは、２つの論理入力信号に対応して
３つの論理出力レベルを生成するものであるが、直列に
接続された２個の抵抗性ゲート型電界効果トランジスタ
装置９０．９１と第３の電界効果トランジスタ９２から
できている。この回路は、２つの論理入力信号を、１つ
は端子９３で、もう１つはエネーブル端子９４で受け取
る。端子９３は、電界効果トランジスタ９２のゲート９
５及びＲＥＧＦＥＴ９１の抵抗性ゲート９６の２つの接
触点の一方に接続されている。

ゲート９６のもう一方の接触点−は、エネーブル入力９
４を受け取るためのノードとＲＥＧＦＥＴ９０の抵抗性
ゲート９７の接触点を結合している。

ゲート９７のもう一方の端子に接続されており、ノード
９８はまた電界効果トランジスタ９２のドレイン及び負
荷抵抗９９の一方の端子に接続されている。抵抗性ゲー
ト型電界効果トランジスタ９０と９１は、３状態ドライ
バのＡＮＤ部分を形成している。

先行技術では、抵抗性ゲート型電界効果トランジスタ９
０に対応するＡＮＤ回路は、第４図に示されているよう
な２個の電界効果トランジスタからなる導電性ゲート型
電界効果トランジスタＡＮＤ回路２個を用いて作られる
。同様に、抵抗性ゲート型電界効果トランジスタ９１は
、先行技術では、やはり第４図に示されているような２
個の電界効果トランジスタで実現される。第１３図の装
置は、通常のやり方で動作する。すなわぢ、導電性ゲー
ト型電界効果トランジスタからなる通常の３状態ドライ
バと同様に動作する。従って、３状能に→ツバ／７−１
置１嘗席１−１ｌ為でＬ十νｈ、ＤＩト君６■日「、か
ンても、普通の当業者なら、第１３図に示した３状態ド
ライバ回路の動作を理解できるはずである。

既に明らかなように、本発明の抵抗性ゲート型電界効果
トランジスタを用いて作ったＡＮＤ回路及びＯＲ回路を
使用して、様々な論理構成を作成できる。

［発明の効果］ 以上の説明から明らかなように、本発明の抵抗性ゲート
電界効果トランジスタ論理回路によれば、非常に高い回
路集積密度を達成できる。

【図面の簡単な説明】

第１図は、本発明の教示にもとづく抵抗性ゲート型電界
効果トランジスタを用いたＮＡＮＤ論理回路の概略図で
ある。 第２図は、第１図の概略図に示した抵抗性ゲート型電界
効果トランジスタを含むＮＡＮＤＡＮＤ回路アウトの平
面図である。 第３図は、第２図の線Ａ−Ａ’　に沿って切断した断面
図である。 第４図は、導電性ゲート型電界効果トランジスタを用い
た従来技術のＮＡＮＤ回銘の概略的回路図である。 第５図は、第４図の導電性ゲート型電界効果トランジス
タを用いた従来技術のＮＡＮＤ＠銘のレイアウトの平面
図である。 第６図は、本発明の教示にもとづく抵抗性ゲート型電界
効果トランジスタを用いたＮＯＲ回路の概略的回路図で
ある。 第７図は、第６図に概略的に示した抵抗性ゲート型電界
効果トランジスタを用いたＮＯＲ回路のレイアウトの見
取図である。 第８図は第６図の概略図に示した抵抗性ゲート型電界効
果トランジスタを用いたＮＯＲ回路のレイアウトの平面
図である。 第９図は、本発明の教示にもとづく抵抗性ゲート型電界
効果トランジスタを用いたＡＮＤ−ＯＲ−ＩＮＶＥＲ，
Ｔ論理回路の概略的回路図である。 第１０図は、本発明にもとづく抵抗性ゲート型電界効果
トランジスタを用いたＡＮＤ−ＯＲ−ＩＮＶＥＲＴ論理
回路のレイアウトの平面図である。 第１１図は、導電性ゲート型電界効果トランジスタを用
いた従来技術のＡＮＤ−ＯＲ−ＩＮＶＥＲＴ論理回路の
概略図である。 第１２図は、第１１図に概略的に示した従来技術のＡＮ
Ｄ−ｏＲ−ＩＮＶＥＲＴ論理回路のレイアウトの平面図
である。 第１３図は、本発明の教示にもとづく抵抗性ゲート型電
界効果トランジスタを用いた、３状態ドライバ回路の概
略図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名） 第８囚　ＧＮＤ 第９図

Claims (1)

【特許請求の範囲】
1. 抵抗性材料製のゲート電極と、該ゲート電極の異なった
   部分に取付けられた複数個の入力電極とを有し、各入力
   電極が独立の論理レベル入力信号に応答して、電界効果
   トランジスタ装置のチャネル領域の異なった部分の導電
   性を、その論理レベル入力信号の論理状態の関数として
   独立に制御する抵抗性ゲート型電界効果トランジスタ装
   置を含む、電界効果トランジスタ論理回路。