JPH056351B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果トランジスタ、さらに具体
的にはモノリシツク集積回路の回路素子としての
電界効果トランジスタに関するものである。

［従来技術］ デジタル・エレクトロニクスにおいては、
AND、OR、NAND、NORなどの論理関数を示
す論理回路は、単一集積回路チツプ上に製造され
たいくつかの論理回路をもつ集積回路として製造
される。集積回路技術は、電子回路の超小型化を
もたらし、かつては不可能と考えられていた場所
へのデジタル・エレクトロニクスの配置と使用を
容易にする。回路設計の引き続く目標は、回路密
度を高くし、それによつて電子回路の用途範囲を
広げることである。

電界効果トランジスタは、集積回路に広く使用
されてきた、既知の能動回路素子である。電界効
果トランジスタ（FET）は、基本的には、例え
ば拡散によつて形成されるある導電型をもつ半導
体基板と、基板とは逆の同一の導電型をもつソー
ス領域及びドレイン領域から構成されている。チ
ヤネル領域が、ソースとドレインを分離してい
る。ゲートはチヤネルの上にあり、それから絶縁
体で分離されている。別個の電極が、それぞれソ
ース領域、ドレイン領域、ゲート領域に接続され
ている。適当な電位をソース電極、ドレイン電
極、及びゲート電極に印加すると、チヤネルを介
してソースとドレインの間に電流が流れる。Ｐ型
シリコン基板を使用したあるタイプのFETに、
通常の加工を施すと、ソース領域とドレイン領域
を形成する２つのN⁺導電型拡散領域ができる。
これらの領域は、その間にチヤネル領域ができる
ように配置される。二酸化ケイ素などの絶縁体が
チヤネル領域の上に形成され、この絶縁層の上に
金属ゲートが付着される。各電極がソース、ドレ
イン及びゲートに接続される。周知のように、装
置寸法、半導体材料のドーピングなどを調節し
て、チヤネル閾値電圧など所定の特性が装置に与
えられる。特定の極性をもつ外部電位をチヤネル
に印加すると、この閾値電圧に打ち勝ち、装置が
チヤネルを経て導電する。外部電位はゲート電極
を経てゲートに直接印加され、また絶縁体の両端
間の電界効果作用によつてチヤネルに印加され
る。このゲート・バイアス電圧がチヤネル領域を
通る電流経路に沿つた電荷キヤリアの通過を制御
する。

近年、金属層の代りに抵抗層がFETゲートと
して使用できることがわかつた。抵抗性ゲートを
使用したFETは、抵抗性ゲート型電界効果トラ
ンジスタ（REGFET）と呼ばれている。このよ
うな装置は、抵抗層としてポリシリコン材料が使
用でき、抵抗層の抵抗率はポリシリコンの選択的
ドーピングによつて決まる。例えば、ホウ素のイ
オン注入によつて、ゲートの抵抗値を変化させる
ことができる（P.K.Ko et al.、“Design and
Performance of Resistive Gated MOSFETs
for Analog Integrated Circuits”、IEDM、
December ５、1979、Page 22.2）。抵抗性ゲー
ト型電界効果トランジスタは、一般に増幅器など
の線形回路のみに使用されてきた。

FET装置から構成されるデジタル回路は最近
まで金属またはシリコンの導電性ゲートを用いて
作られてきた。1979年６月12日に授与され本発明
と同じ譲受人に譲渡された、米国特許第4158329
号で、この明細書で開示される発明の発明者
Bertinは、フリツプフロツプ回路を形成する抵抗
性ゲートFETからなる記憶セルを記載している。
しかし、ANDやORなどの論理関数を示す回路
は、引き続き導電性ゲートFETで作られてきた。

［発明が解決しようとする問題点］ 本発明の一目的は、論理回路の回路実装密度を
増大させることである。

第２の目的は、論理回路の製造に必要な回路素
子の数を減らすことである。

［問題点を解決するための手段］ 以上の目的及びその他の目的は、後述の本発明
の良好な実施例についての詳細な記載から明らか
なように、抵抗性ゲート型電界効果トランジスタ
をデジタル論理回路に応用することによつて実現
される。

本発明の各論理回路は、ゲート電極の下のチヤ
ネル領域の存在またはその幅を制御する、少くと
も２つの論理入力信号を受け取る抵抗性ゲートを
備えた、少くとも１個のREGFETを含んでいる。
論理信号入力がチヤネルの長さに沿つてソース領
域とドレイン領域の間に印加されると、装置を
AND論理関数を示す一致ゲートとして働かせる
ことができる。例えば、ｎ−チヤネル・エンハン
スメント形装置の場合、チヤネルに沿つた全ての
点が、チヤネル領域の局部閾値電圧より高い場合
にのみ、導通する。何れかの入力が閾値電圧より
も低い場合、装置は導通しない。

入力がチヤネルに対して横方向に印加される
と、各入力がチヤネルのソースとドレインの間の
部分を制御するため、ORゲート回路が形成され
る。

NAND回路とNOR回路は、インバータ回路中
で抵抗性ゲート型論理装置を使用することによつ
てもたらされる。

［実施例］ 添付の図面を参照すると、第１図は、３入力
NAND型抵抗性ゲート型電界効果トランジスタ
論理回路の回路概略図を示したものである。装置
１は、ソース２、ドレイン４及び抵抗性ゲート６
を含んでいる。ドレインは負荷抵抗８を経て電圧
電源V_DDに接続されている。ソース２は、ここで
はアースGNDと記された回路基準電位に接続さ
れている。３つの論理入力信号端子１０，１２，
１３がそれぞれ抵抗性ゲート６に接続されてい
る。出力端子１４は、ドレイン４と負荷抵抗８の
間に接続されている。第２図は、REGFETを用
いたNAND回路のレイアウトの平面図を示した
ものである。本明細書中では、各図面中に対応す
る部分には、共通の番号をつけてある。すなわ
ち、第１図で概略図として示されている
REGFETのドレイン４は、第２図に示されるレ
イアウト設計では番号４で示してある。

良好な実施例では、シリコン・ゲートの六角形
をベースとするレイアウトが選択されている。ト
ランジスタ１は、アースに接続されたソース拡散
領域２及び出力ノード１４と負荷抵抗８に接続さ
れたドレイン拡散領域４から構成されている。抵
抗性ゲート６は、ソース拡散領域２とドレイン拡
散領域４を分離するチヤネル領域の上にあり、多
結晶シリコンの抵抗層からできている。この抵抗
性ゲートは、ソース拡散領域２、ドレイン拡散領
域４及びFETチヤネルから絶縁され、両端が異
なる論理入力信号端子１０と１３に接続されてい
る。第３の論理入力信号端子１２は、抵抗性ゲー
ト６にその両端間のある場所で、例えば論理入力
信号端子１０と１３がゲートに接続する点の中間
で接続されている。ソース２とドレイン４の間に
あるチヤネル領域は、チヤネル閾値電圧Vtをも
つように形成されている。このチヤネル閾値電圧
は、各論理入力信号端子が論理高レベルに対応す
る電圧を同時に受け取る場合以外は、ドレインと
ソースの間に電流が流れることを妨げる。例え
ば、各論理入力信号が５ボルトの場合、
REGFET１の閾値電圧Vtは、１〜１1/2ボルト
となる。

第３図は、第２図のNAND回路を線Ａ−A′に
沿つて切断した断面図を示したものである。ソー
ス領域２とドレイン領域４は、イオン注入法など
の通常の方法によつて形成することができる。基
板１６は、この説明では、Ｐ型シリコンを選んで
ある。二酸化ケイ素１８の絶縁層が、ソース領域
とドレイン領域を含む基板上に付着されている。
ポリシリコン・ゲート６が酸化物層１８上に付着
される。次に、別の二酸化ケイ素が付着される。
その後二酸化ケイ素を貫いてドレイン領域４上に
穴がエツチされる。低抵抗層を形成する第２のポ
リシリコン層８が、この穴を埋め且つドレイン領
域４と接触するように付着される。

第２図及び第３図の装置を製造する際に、Ｐ型
シリコン基板の抵抗率は、10〜50Ωcmとすること
ができる。N⁺ソース及びドレイン領域２，４は、
1/2ミクロンの深さまで拡散され、20〜30オー
ム／□のシート抵抗をもつ。抵抗性ゲート６は、
シート抵抗約１メガオーム／□、シート・キヤパ
シタンス約10^-15フアラツド／□となるようにド
ープするとよい。抵抗層８はできれば抵抗が10〜
100KΩ／□となるように形成するとよい。相互
接続のためのメタライセーシヨン（図示せず）
は、通常のものであり、１段または２段にするこ
とができる。接点形成も通常のものであり、相互
接続用の導体と同じくそれ自体本発明には含まれ
ない。

第１図ないし第３図に示した装置の動作は以下
の通りである。例えばアース電位の論理レベル信
号を各入力端子１０，１２，１３に印加すると、
チヤネルは反転されず、REGFET１はそのソー
ス領域とドレイン領域の間で導通しない。したが
つて、出力端子１４の電位は、基本的に論理高レ
ベル出力を示すV_DDである。例えば５ボルトの論
理高レベル信号を論理入力信号端子１０，１２，
１３の何れかに印加すると、チヤネルの一部分だ
けが反転し、したがつてFETはオフのままであ
り、出力端子１４は、論理高レベルのままであ
る。２つの論理入力信号端子が論理高レベル信号
を受け取つた場合でも、FET１の閾値電圧はや
はりチヤネルの部分反転しか起こらないものであ
り、したがつてFET１はそのソースとドレイン
の間で導通しない。論理高レベル信号が論理入力
信号端子１０，１２，１３の全てに印加される
と、装置１はそのソース２とドレイン４の間で導
通し、出力端子１４の電位は、論理低レベルを意
味するアース電位に近づく。

インバータの一致ゲートの構造は、第１図乃至
第３図に示されている特定の実施例のものには限
られない。NAND回路の実施例について説明し
たが、抵抗をソース２とアースの間に接続し、出
力端子をFETのソースに接続することによつて、
AND装置が実現できる。また、本発明の３入力
一致ゲートだけに限定されるものでもない。２入
力、４入力及びその他の複数入力構造が、本明細
書で記載する本発明の範囲内に含まれる。制限因
子は、全ての入力端子が同じプラスの論理レベル
入力信号を受け取るまで、REGFETはそのソー
スとドレインの間で導通しないことである。さら
に、エンハンスメント形装置に関して本発明の実
施例を説明してきたが、電圧極性を適当に変える
と、デプレツシヨン形装置も利用できる。

REGFETを用いた論理回路によつてより大き
な回路密度が実現されることは、導電性ゲート
FETを用いた通常の２入力NAND回路のレイア
ウトを、今説明したREGFETを用いた３入力
NAND装置のレイアウトと比較することによつ
て確認できる。２個の導電性ゲートFETからな
る通常の２入力NAND回路の概略図を第４図に
示す。これは、FET２０とFET２２から構成さ
れている。FET２０は、ドレイン２４とソース
２６を備えており、FET２２はドレイン２８と
ソース３０を備えている。ドレイン２４は、抵抗
３２を介して電圧電源VDDに接続されている。
出力端子３４が、FET２０のドレインに接続さ
れている。FET２２のソースは、基準電位GND
に接続されている。絶縁ゲート３６が、FET２
０の導電性を制御し、絶縁ゲート３８がFET２
２の導電性を制御する。ゲート３６，３８は、そ
れぞれ論理入力信号を受け取るための端子を備え
ている。第４図の回路の動作はよく知られている
ので、本明細書ではその動作の説明は行なわれな
い。第５図は、第４図に概略的に示した回路のレ
イアウトの平面図を示したものである。第２図と
第５図を比較するとわかるように、２つの導電性
ゲートFETの２入力NAND回路は、REGFETを
使用した３入力NAND回路はほぼ同じだけの物
理的スペースを占めている。

抵抗性ゲート型電界効果トランジスタから構成
されるNOR回路を、第６図に概略的に示す。本
発明のこの実施例では、抵抗性ゲートがチヤネル
方向に対して横向きに形成されている。論理入力
信号端子は、ゲートの両端にあり、従つて論理入
力信号もチヤネルに対して横向きに供給される。

第７図は、NOR回路として形成した場合の抵
抗性ゲート型電界効果トランジスタの幾何形状を
示したものである。第７図は、NOR回路配置の
一般的構造を理解するために必要な一個の抵抗性
ゲート電界効果トランジスタで作成した。NOR
論理回路の一部分だけを示したものである。当業
者には自明のように、この図には基板とゲートの
間の絶縁層も、負荷抵抗も形成するポリシリコン
抵抗層とポリシリコン抵抗性ゲートの間の絶縁層
も示されていない。

第８図は、抵抗性ゲート型電界効果トランジス
タを用いたNOR回路レイアウトの平面図である。

このNOR回路は、ドレイン４２、ソース４４
及び抵抗性ゲート４５を備えた抵抗性ゲート型電
界効果トランジスタ４０を含んでいる。負荷抵抗
４６が電圧電源V_DDとドレイン４２の間に接続さ
れている。出力はノード４７から取り出され、回
路基準電圧GNDは、ソース４４に接続されてい
る。論理入力信号端子４９，５１は、論理入力信
号を受け取るために作られている。

第６図、第７図、第８図からわかるように抵抗
性ゲート４５は、ソース４４とドレイン４２の間
のチヤネルの縦方向に対して横向きに、また
FET基板のソース領域とドレイン領域の間のチ
ヤネルの横方向に対して平行に作られている。装
置の負荷抵抗を形成する抵抗層４６は、ゲート４
５の上の第２レベルに作られており、図に示され
ているようにゲート４５に対して垂直に配置する
ことができる。ドレイン領域４２とソース領域４
４は、基板中に拡散され基板とは逆の導電型であ
る。例えば、基板がＰ型材料でできている場合、
ソース及びドレイン拡散領域は、N⁺領域である。
二酸化ケイ素誘電層（図示せず）が、ソース領域
とドレイン領域を含む基板の上に付着されてい
る。次に、ポリシリコンの抵抗性ゲート４５が、
第７図び第６図に一般的に示されているように、
二酸化ケイ素層と基板の上に付着される。すなわ
ち、ポリシリコン・ゲート４５は、チヤネルの横
方向に沿つてソース及びドレイン拡散領域に対し
て平行な方向に伸びている。別の二酸化ケイ素層
（図示せず）が抵抗性ゲート４５を覆い、回路負
荷抵抗を形成するポリシリコン層４６からゲート
を絶縁している。この層は、できれば図のよう
に、ゲート４５に対して垂直な方向に付着するこ
とが望ましい。このようなポリシリコン抵抗層４
６のレイアウトは、コンパクトな回路の作成に役
立ち、こうして回路密度が増大する。

導電性相互結合及び接触領域のための回路金属
化は、通常のものなので詳しくは示してない。す
なわち、論理入力信号端子４９，５１、出力端子
４７及び供給電圧V_DDと回路基準電圧GNDを受け
取るための電圧供給端子を形成する接触領域の製
造方法は、当業者にはよく知られているので本発
明を完全に理解するためにこの方法を説明する必
要はない。同様に、ドレイン４２と抵抗層４６の
間の導電性相互接続ならびにソース４４とそれを
GNDに接続するための接触領域の間の導電性相
互接続も、抵抗層４４とそれをV_DDなどに接続す
るための接触領域の間の導電性相互接続と共に、
当業者には周知のものである。

NOR回路半導体装置に対するパラメータは、
できれば次のようにすることが望ましい。シリコ
ン基板の抵抗率は、10〜500Ωcmとすることがで
きる。N⁺ソース及びドレイン拡散領域は約1/2ミ
クロンの深さで拡散し、シート抵抗が20〜30オー
ム／□になるようにする。抵抗性ゲートは、シー
ト抵抗約１メガオーム／□、シート・キヤパシタ
ンス約10^-15フアラド／cm²となるようにドープす
ることができる。抵抗層は、できれば抵抗が10〜
100kΩ／□となるように形成する。

次に、第６図、第７図、第８図のNOR回路の
動作について説明する。論理入力信号は、端子４
９と５１の一方または両方に印加することができ
る。論理入力信号の電圧レベルは、論理入力信号
がチヤネル領域のゲート４５の論理信号を受け取
る部分の下のチヤネルを反転させ、チヤネルのそ
の部分を導通させるように選択される。ゲート・
バイアス電圧に応じてチヤネル中にできる電界
は、主として、ソース拡散領域とドレイン拡散領
域に平行に延びるチヤネルの横方向にではなく
て、ソース領域とドレイン領域の間のチヤネルの
長さを横切つて伸びることがわかつている。従つ
て端子４９に論理高レベル信号を印加すると、チ
ヤネルの端子４９の下の領域に、その領域中でチ
ヤネルを反転させて飽和モードで動作させるのに
充分な大きさの電界ができる。

しかし、この電界は、チヤネルの横幅全体に沿
つては伸びず、従つて端子５１付近のゲート領域
は反転されない。チヤネルは部分的に飽和されて
いるので、チヤネル特にその端子４９の下側にあ
る部分を通つて、ソースとドレインの間に電流が
流れる。部分導通の電界効果トランジスタは、非
導電性装置に比べて抵抗が小さく、この小さな抵
抗は出力端子４７で決定することができる。電界
効果トランジスタの抵抗値が導通のために低下す
ると、端子４７の電位が降下する。従つて、出力
端子４７は、端子４９の論理高レベル信号に対応
して論理低レベル信号を示す。

端子５１に論理高レベル信号が印加されると、
装置は今説明した論理高レベル信号を端子４９に
印加した場合と同様に、動作する。唯一の動作の
違いは、端子５１付近のチヤネル領域が飽和さ
れ、５１付近のチヤネル領域を通つてソース領域
とドレイン領域の間に電流が流れることである。
このように、出力端子４７の出力は、端子５１の
論理高レベル入力信号に対応して、論理低レベル
である。

論理低レベル入力信号が、論理入力信号端子４
９，５０の両方に印加されると、チヤネルのどの
部分も反転されず、ソースとドレイン拡散領域の
間でチヤネルを通つて電流が流れない。この時、
端子４７は、論理高レベルを示す。論理高レベル
及び論理低レベル入力信号に対する代表的電圧は
論理高レベル入力信号で5V、論理低レベル入力
信号で0Vである。今説明したNOR回路につい
て、V_DDが５ボルトの場合、出力端子電圧は、入
力端子４９と５０の一方が論理高レベルであるの
に対応して、0.5ボルトとなり、入力端子の両方
が論理低レベルであるのに対応して５ボルトとな
る。

第９図及び第１０図は、もつと複雑な縦３×横
２の抵抗性ゲート型電界効果トランジスタAND
−OR−INVERT（AOI）回路を示したものであ
る。この回路は、６個の入力端子５２，５３，５
４，５５，５６，５７を含んでおり、そのうち３
個の入力が第１の抵抗性ゲート型電界効果トラン
ジスタ５８に接続され、別の３個の入力が第２の
抵抗性ゲート電界効果トランジスタ６０に接続さ
れている。電界効果トランジスタ５８は、ソース
拡散領域６１とドレイン拡散領域６２を含んでお
り、チヤネル領域６３がその間にある。ポリシリ
コン抵抗性ゲート６４が、ソース領域、ドレイン
領域、チヤネル領域を含む基板の上にあり、ソー
スとドレインの間でチヤネルの縦方向を横切つて
伸びるように形成されている。抵抗性ゲート型電
界効果トランジスタ６０はソース拡散領域６５と
ドレイン拡散領域６６を含んでおり、その間にチ
ヤネル領域６７がある。ポリシリコン製の抵抗性
ゲート６８がチヤネルの上に形成され、ソースと
ドレインの間でチヤネルを横切つて伸びている。
第１図、第２図、第３図に関して説明した２個の
NAND回路からAOI論理回路が形成されること
が第９図の概略図からわかる。REGFET５８の
ドレイン６２とREGFET６０のドレイン６６は
共通のノード７０に接続されている。REGFET
５８のソース６１とREGFET６０のソース６５
は、共通ノード７１に接続されている。ノード７
０は、回路の出力ノードであり、また負荷抵抗７
２をANDゲート装置に接続する接続点の働らき
をする。電圧電源V_DDは、負荷抵抗７２のノード
７０に接続されている末端とは逆の末端に接続さ
れている。回路基準電位GNDは、ノード７１に
接続されている。

第１０図は、第９図の回路概略図の良好なレイ
アウトを示したものである。第９図及び第１０図
の装置は、上述のNAND回路を２つ組合わせた
ものなので、その構造と製造方法は、第１図、第
２図、第３図に示したNAND回路について説明
したものと基本的に同じである。Ｐ型基板を使用
して、ソース及びドレイン拡散領域６１，６５及
び６２，６６を基板中に形成し、間にチヤネル領
域６３，６７が形成された適当なN⁺領域を作る。
基板の上の適当な誘電層を塗布した後、２つのポ
リシリコン層６４，６８を付着させて、抵抗性ゲ
ートを作る。この２つのポリシリコン層は、同一
平面上にあり互いに電気的に絶縁されている。例
えば二酸化ケイ素からなるもう１つの誘電層をポ
リシリコン・ゲート領域の上に付着させた後、共
通負荷抵抗を形成する第２のポリシリコン層７２
を誘電層の上に付着させる。先に第１図、第２
図、第３図に関して説明した回路の場合と同様
に、製造中に適当な接触領域と導体層を設けて、
第９図及び第１０図に示した装置に必要な電気相
互接続を作る。

この回路は、２個の３入力AND回路からの出
力をORする働きをする。REGFET５８と６０の
どちらも導通しないときは、出力端子７０は、ほ
ぼV_DDであり論理高レベルを示す。REGFET５
８，６０は、全ての入力が論理高レベルのときに
だけ導通するので、両方の抵抗性ゲート型電界効
果トランジスタ５８，６０への入力が少くとも１
つ論理低レベルである場合に、出力７０は論理高
レベルとなる。抵抗性ゲート型電界効果トランジ
スタ５８への入力が全て論理高レベルである場
合、REGFET５８は導通して端子７０の電位を
アースに近づけ、論理低レベルを示す。同様に
REGFET６０の論理入力信号端子５５，５６，
５７への入力がすべて論理高レベルである場合、
抵抗性ゲート型電界効果トランジスタ６０は導通
し、端子７０の電位は、論理低レベルに降下す
る。

第９図及び第１０図の論理回路は、導電性ゲー
ト型電界効果トランジスタからなる通常のAOI回
路よりも50％密度が高い装置もをたらす。第１１
図及び第１２図は、導電性ゲート電界効果トラン
ジスタからなる通常のAOI装置を示したものであ
る。第１１図の概略的回路図は、導電性ゲート型
電界効果トランジスタAOI回路が、第４図に示し
た型式の通常のAND回路を２個相互接続したも
のであることを示している。１つのAND回路は
導電性ゲート型電界効果トランジスタ８０，８１
を含んでおり、もう１つのAND回路は導電性ゲ
ート型電界効果トランジスタ８２，８３からでき
ている。負荷抵抗８４がノード８５で電界効果ト
ランジスタ８０，８２のドレインに接続されてい
る。回路基準電位は、電界効果トランジスタ８
１，８３のそれぞれのソースに接続されている。
各導電性ゲート型電界効果トランジスタは、論理
入力信号端子８６，８７，８８，８９を備えてい
る。第１２図に示した回路レイアウト設計からわ
かるように、第１１図に概略的に示した縦２×横
２の導電性ゲート電界効果トランジスタAOI回路
は、第１１図及び第１０図に示されている前述の
縦３×横２の抵抗性ゲート電界効果トランジスタ
AOI回路と同じスペースを占める。

当業者には自明のように、本発明の教示にもと
づく抵抗性ゲート型電界効果トランジスタを用い
て作つた論理回路フアミリーは、これまで考察し
てきた特定の論理回路に限定されるものではな
い。抵抗性ゲート型電界効果トランジスタを用い
て作つたAND回路とOR回路は、この論理回路フ
アミリーの基本的構成単位である。

抵抗性ゲート型電界効果トランジスタで実現さ
れる論理回路の別の例が、第１３図に概略的に示
されている。この３状態ドライバーは、２つの論
理入力信号に対応して３つの論理出力レベルを生
成するものであるが、直列に接続された２個の抵
抗性ゲート型電界効果トランジスタ装置９０，９
１と第３の電界効果トランジスタ９２からできて
いる。この回路は、２つの論理入力信号を、１つ
は端子９３で、もう１つはエネーブル端子９４で
受け取る。端子９３は、電界効果トランジスタ９
２のゲート９５及びREGFET９１の抵抗性ゲー
ト９６の２つの接触点の一方に接続されている。
ゲート９６のもう一方の接触点は、エネーブル入
力９４を受け取るためのノードとREGFET９０
の抵抗性ゲート９７の接触点を結合している。ゲ
ート９７のもう一方の端子に接続されており、ノ
ード９８はまた電界効果トランジスタ９２のドレ
イン及び負荷抵抗９９の一方の端子に接続されて
いる。抵抗性ゲート型電界効果トランジスタ９０
と９１は、３状態ドライバのAND部分を形成し
ている。

先行技術では、抵抗性ゲート型電界効果トラン
ジスタ９０に対応するAND回路は、第４図に示
されているような２個の電界効果トランジスタか
らなる導電性ゲート型電界効果トランジスタ
AND回路２個を用いて作られる。同様に、抵抗
性ゲート型電界効果トランジスタ９１は、先行技
術では、やはり第４図に示されているような２個
の電界効果トランジスタで実現される。第１３図
の装置は、通常のやり方で動作する。すなわち、
導電性ゲート型電界効果トランジスタからなる通
常の３状態ドライバと同様に動作する。従つて、
３状態ドライバの動作についてはこれ以上説明し
なくても、普通の当業者なら、第１３図に示した
３状態ドライバ回路の動作を理解できるはずであ
る。

既に明らかなように、本発明の抵抗性ゲート型
電界効果トランジスタを用いて作つたAND回路
及びOR回路を使用して、様々な論理構成を作成
できる。

［発明の効果］ 以上の説明から明らかなように、本発明の抵抗
性ゲート電界効果トランジスタ論理回路によれ
ば、非常に高い回路集積密度を達成できる。

【図面の簡単な説明】

第１図は、本発明の教示にもとづく抵抗性ゲー
ト型電界効果トランジスタを用いたNAND論理
回路の概略図である。第２図は、第１図の概略図
に示した抵抗性ゲート型電界効果トランジスタを
含むNAND回路のレイアウトの平面図である。
第３図は、第２図の線Ａ−A′に沿つて切断した
断面図である。第４図は、導電性ゲート型電界効
果トランジスタを用いた従来技術のNAND回路
の概略的回路図である。第５図は、第４図の導電
性ゲート型電界効果トランジスタを用いた従来技
術のNAND回路のレイアウトの平面図である。
第６図は、本発明の教示にもとづく抵抗性ゲート
型電界効果トランジスタを用いたNOR回路の概
略的回路図である。第７図は、第６図に概略的に
示した抵抗性ゲート型電界効果トランジスタを用
いたNOR回路のレイアウトの見取図である。第
８図は第６図の概略図に示した抵抗性ゲート型電
界効果トランジスタを用いたNOR回路のレイア
ウトの平面図である。第９図は、本発明の教示に
もとづく抵抗性ゲート型電界効果トランジスタを
用いたAND−OR−INVERT論理回路の概略的
回路図である。第１０図は、本発明にもとづく抵
抗性ゲート型電界効果トランジスタを用いた
AND−OR−INVERT論理回路のレイアウトの
平面図である。第１１図は、導電性ゲート型電界
効果トランジスタを用いた従来技術のAND−OR
−INVERT論理回路の概略図である。第１２図
は、第１１図に概略的に示した従来技術のAND
−OR−INVERT論理回路のレイアウトの平面図
である。第１３図は、本発明の教示にもとづく抵
抗性ゲート型電界効果トランジスタを用いた、３
状態ドライバ回路の概略図である。

Claims (1)

【特許請求の範囲】
1. １ 抵抗性材料製のゲート電極と、該ゲート電極
   の異なつた部分に取付けられた複数個の入力電極
   とを有し、各入力電極が独立した論理入力信号に
   応答して、電界効果トランジスタ装置のチヤネル
   領域の異なつた部分のオン／オフ状態を、その論
   理入力信号の論理状態の関数として独立に制御す
   る抵抗性ゲート型電界効果トランジスタ装置を含
   む、電界効果トランジスタ論理回路。