KR890003147B1 - 게이트 에레이 - Google Patents

게이트 에레이

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KR890003147B1
KR890003147B1 KR1019840005670A KR840005670A KR890003147B1 KR 890003147 B1 KR890003147 B1 KR 890003147B1 KR 1019840005670 A KR1019840005670 A KR 1019840005670A KR 840005670 A KR840005670 A KR 840005670A KR 890003147 B1 KR890003147 B1 KR 890003147B1
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마사또 이시구로
데쯔오 가와노
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후지쓰가부끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

게이트 에레이
제1(a)도는 종래 기본셀의 패턴을 나타내는 평면도.
제1(b)도는 제1(a)도에 도시된 기본셀의 등가회로도.
제2도는 본 발명에 의한 게이트 에레이 형태의 일예를 나타내는 평면도.
제3도는 제2기본셀 형태의 일예를 나타내는 평면도.
제4도는 본 발명에 의한 또다른 제2기본셀 형태를 나타내는 평면도.
제5(a)도는 제4도에 도시한 제2기본셀로 구성한 지연회로의 등가회로도.
제5(b)도는 제5(a)도에 도시한 회로를 형성하기 위한 배선의 일예를 보이는 평면도.
제5(c)도는 제5(a)도에 도시한 회로내의 신호파형을 개략적으로 나타내는 그라프.
제6도는 본 발명에 의한 풀엎(pull-up)회로를 실형시키기 위한 등가회로도.
제7도는 단안정 멀티바아브레이터의 일예의 등가회로도.
본 발명은 대규모 직접 반도체 장치(LSI)에 관한 것으로, 특히 지연회로 및/또는 풀다운(pull-down)회로를 갖는 소위 게이트 에레이에 관한 것이다.
반도체 장치의 접적도를 증가시키는데 보조를 맞추기 위해서는 LSI에 내포되는 회로가 더욱 복잡해진다. 게이트 어레이(gate array)는 짧은 응답시간은 물론 저렴한 비용으로 주문 제작되는 LST의 제조를 용이하게 하기 위한 기술이다.
게이트 어레이 구조를 갖는 LSI는 주로 두 종류의 소자들 즉, 기본셀 및/또는 입/출력(I/O)셀로 구성된다. 기본셀은 LSI에 필요한 논리기능을 갖는 회로를 구성하기 위한 것이며, 한편, I/O셀은 LSI내의 회로와 밖의 회로들 간에서 논리 래벨 변환 기능을 수행하는 회로를 구성하기 위한 것이다. 기본 셀은 반도체 기판의 내부 영역에 형성되는 한편, I/O셀은 기본셀이 내장되는 영역의 주변 외측에 형성된다. 그러한 LSI형태의 일예는 1983.10.25일 허여된 미국특허 제 4, 412, 237호에 기술되어 있다.
제1도(a)는 종래의 게이트 어레이 내에 있는 기본셀의 일예를 나타내는 평면도이며, 제1도(b)는 제1(a)에 도시된 기본셀의 등가회로도로서, 여기서, 동일 표시 번호는 동일 부분을 나타낸다.
제1(a)도와 제1(b)도를 참조하면, 기본셀은 p-채널트랜지스터 및 n-채널트랜지스터로 각각 구성되는 두쌍의 트랜지스터들을 포함한다. 즉, 제1쌍의 트랜지스터는 p-채널트랜지스터(P1)과 n-채널트랜지스터(N1)으로 구성되며, 제2쌍의 트랜지스터는 p-채널트랜지스터(P2)와 n-채널트랜지스터(N2)로 구성된다. 각쌍의 트랜지스터에서 p-채널 및 n-채널트랜지스의 게이트는 하나의 공통게이트를 형성하도록 상호 공통 연결되어 있다. 즉, 전극(GA)와 (GB)각각은 p-채널트랜지스터영역(100)과 n-채널트랜지스터영역(200)을 횡단하여 p-채널트랜지스터(P1)과 n-채널트랜지스터(N1)의 공통게이트를 구성하며, 또한, p-채널트랜지스터(P2)와 n-채널트랜지스터(N2)의 공통게이트를 제각기 구성한다.
p-채널트랜지스터와 n-채널트랜지스터 각각은 특정된 상호 콘덕런스(gm)을 갖고 있는데, 이는 게이트폭(W)와 게이트길이(L)에 따라 달라진다.
p-채널트랜지스터(P1)과 (P2)는 이들 p-채널트랜지스터의 공통소오스 또는 드레인을 구성하는 P-형불순물 확산 영역에 의해 상호연결되머, n-채널트랜지스터(N1)과 (N2)는 이들 n-채널트랜지스터들의 공통 소오스 또는 드레인을 구성하는 n-형 불순물 확산 영역에 의해 상호 연결된다.
P-형 불순물 확산영역(2)와 (3)은 제각기 p-채널트랜지스터(P1)과 (P2)의 소오스 또는 트래인을 구성하는 한편, n-형 불순물 확산영역(4)와 (6)은 제각기 n-채널트랜지스터 (N1)과 (N2)의 소오스 또는 트레인을 구성한다.
제1(a)도와 제1(b)도에 도시한 대량의 기본셀은 다수의 어레이를 형성하도록 반도체 기판상에 배열되어 인접한 어레이들간의 공간(도선 영역으로 호칭함)에 분포된 배선에 의해 상호 연결됨으로써 소정의 논리기능을 갖는 LSI가 제공된다.
LSI반도체 장치에서, 지연회로는 LST회로망을 구성하는 회로소자구획들을 통하여 전송되는 신호의 타이밍을 조종하기 위해 필효하다. 그러나, 게이트 어레이와 같은 마스터슬라이스(masterslice)반도체 장치에서, 충분한 지연을 얻는데 필요한 비교적 큰 시정수를 얻기가 어렵다. 이는 주로 마스터슬라이스에서 이용할 수 있는 저항 소자들이 비교적 높은 상호 콘덕턴스(gm)을 갖는 트랜지스터들과 저항들이기 때문이다. 마스터슬리아스 반도체 장치에서 필요한 지연을 얻기 위해 사용된 수단을 다단이 버터회로(예, 20단의 인버터)를 구성하는 회로이다. 그러나, 각 인버터들을 구성하는 트랜지스터들의 상호 콘덕턴트가 높기 때문에 이러한 지연회로는 겨우 수십 나노세칸드의 지연을 얻기 위해 제1(a)도와 제1(b)도에 보인 바와같이 20개의 기본셀들을 소비해야 한다.
다른 수단에 의하면 특정한 지연시간이 필요한 회로구획들간을 상호 연결하기 위해 알미늄배선의 저항 및 기생용량을 이용하는 것이 있다. 이러한 방법에서 지연을 얻는데 필요한 저항을 얻기 위해, 알미늄 배선을 수십 또는 수백개의 기본셀에 의해 그들간에 분리된 두개의 기본셀을 상호 연결시킬 수 있을 정도로 길어야만 한다. 그러므로, 회로 구획은 보통 상호간에 멀리 떨어진 기본셀로부터 형성되므로 결국, 회로 구획이 배열에 극심하게 제한을 받는다.
일본출원(1982. 8. 18일 허여된 특소 제57-133712호)에 기술된 또다른 수단은 기본셀 내의 트랜지스터의 다실리콘게이트 전극의 저항도를 이용하는 것이다. 즉, 특정한 지연에 필요한 상호 연결은 직렬로 연결된 필요한 수의 다실리콘 게이트 전극들을 통하게 함으로써 다실리콘게이트 전극의 저항과 기생용량에 의해 결정딘 지연을 얻을 수 있다. 이러한 방법에서는 다수의 기본셀을 희생시켜야만 지연을 얻을 수 있다. 예를들면, 10개의 기본셀들을 희생시켜야 되며, 각 셀은 4개의 트랜지스터들을 포함하고 있으므로 겨우 수십나노세칸드의 지연을 얻는데이는 효과적이라고 볼 수 없다.
우연히, LSI장치가 출력측이 높은 임피던스 상태를 취하는 3-버퍼와 같은 외부회로에 연결될때, CMOS(콤프리멘타리금속산화 반도체)LSI 장치의 입/출력 인터페이스 회로 용으로 풀엎 또는 풀다운 회로가 필요하였다. 그러나, 종래의 게이트 어레이에서는 일반적으로 수십킬로옴의 저항 즉, 풀엎 또는 풀다운 회로가 필요하지만 기본셀을 이용하여 그러한 풀엎 또는 풀다운 회로를 구성하기가 어려웠다. 왜냐하면, 기본셀내의 트랜지스터들은 이러한 목적으로 사용하기에는 지나치게 높은 콘덕턴스를 갖고 있기 때문이다.
심지어 다실리콘 게이트 전극들이 저항으로서 사용된다 할지라도 상술한 지연회로를 형성하는데 사용되는 기본셀의 수십배의 기본셀이 필요하기 때문이다. 따라서, 풀엎 또는 풀다운 회로가 필요한 종래의 게이트 어레이에는 외부 저항이 필수적으로 들어가야만 하였다.
그러므로 본 게이트 어레이와 같은 LSI에 부합되는 풀잎 또는 풀다운 회로 또는 지연회로가 필요하게 되었다.
본 발명의 근본 목적은 종래의 게이트 어레이에서 보다 훨씬 적은 수의 기본셀로서 지연회로를 형성할 수 있는 게이트 어레이를 제공하는데 있다.
본 발명의 또다른 목적은 효과적으로 풀엎 또는 풀다운회로를 구성할 수 있는 기본셀을 갖는 게이트 어레이를 제공하는데 있다.
상술한 바와같은 목적들은 비교적 높은 상호 콘덕턴스를 갖는 트랜지스터를 포함하는 다수의 제1기본셀과 비교적 낮은 상호 콘덕턴스를 갖는 트랜지스터를 포함하는 다수의 제2기본셀로 구성된 게이트 어레이를 제공하므써 달성될 수 있다. 제1기본셀은 논리동작을 근본적으로 잘 수행할 수 있는 회로를 구성하기 위한 것이며, 제2기본셀은 논리동작을 근본적으로 증강시킬 수 있는 회로를구성하기 위한 것이다. 다수의 상기 제1기본셀은 반도체 기판의 내부 영역에서 다수의 어레이를 형성하도록 배치되며, 각각의 제2기본셀은 특정한 기본셀 어레이내의 특정한 위치에서 제1기본셀로 대치된다.
제1기본셀 내의 트랜지스터의 상호 콘덕턴스는 종래의 기본셀 내의 트랜지스터의 상호 콘덕턴스와 동일하다. 제2기본셀 내의 트랜지스터의 상호 콘덕턴스는 제1기본셀내의 트랜지스터의 상호 콘덕턴스의 상호 콘덕턴스의 1/5내지 1/20정도로 작으며, 이는 트랜지스터의 게이트 폭(W)대 게이트 길이(L)의 비를 조정하여 얻을 수 있다.
제2도는 본 발명에 의한 게이트 어레이 형태의 일예를 나타내는 평면도이다. 반도체기판(300)의 내부에는 내부셀영역(10)이 있는데, 다수의 제1기본셀(11)을 각각 구성하는 다수의 어레이(400)(이후, 기본셀 어레이로 호칭함)들이 상호평행하게 배열되어 있다. 제1기본셀(11)은 제1(a)도와 제1(b)도에 도시된 바와같은 형태를 갖는다.
내부셀 영역(10)외부에는 입/출력(I/O)셀 영역(13)이 있는데, 여기에는 다수의 셀(15)가 각각 입/출력 회로를 구성하기 위한 트랜지스터들을 구성하고 있다.
기판(300)의 최외측 영역에는 접속단자들(bonding pads)(14)가 형성되어 있는데 이 패드(14)들은 각각 기판(300)의 외측에 도선 또는 비임리이드(beam lead)와 연결되는 단자로서 사용된다. 특정 기본셀 어레이내의 특정한 위치에 있는 약간의 제1기본셀(11)은 제2기본셀(12)로 대치될 수 있는데, 각각의 제2기본셀(12)는 제1기본셀(11)내의 트랜지스터보다 상호 콘덕턴스가 낮은 트랜지스터를 포함하고 있다. 제3도는 기본셀 어레이 내에서 이웃하는 제1기본셀들(11)과 일직선상에 배열된 제2기본셀(12)의 형태의 일예를 보여주는 평면도이다. 제2기본셀(12)는 p-채널트랜지스터(P3)와 n-채널트랜지스터(N3)로 구성된다.
전극(20)과(21)은 제각기 트랜지스터(P3)와 (N3)의 게이트를 형성하므로 각 트랜지스터들은 게이트 폭(W1)과 게이트길이 (L1)을 가질 수 있다. 게이트 전극(20)의 측방에 배치된 P-형 영역(22)와 (23)은 p-채널트랜지스터(P3)의 소오스 또는 드레인을 형성하며, 게이트 전극(21)의 측방에 배치된 n-형영역(24)와 (25)는 n-채널트랜지스터(N3)의 소오스 또는 드레인 영역을 형성한다.
게이트 폭(W1)은 제1(a)도에서 보인 바와같이 제1기본셀 내의 트랜지스터의 것과 동일하다. 그러나, 게이트길이(L1)은 제1기본셀 내의 트랜지스터의 것보다 더 길다. 즉, 제3도와 제1(a)도를 비교하면 W1=W 그리고, L1L音. 그러므로, 제2기본셀 내의 트랜지스터의 상호 콘덕턴스(gm)는 제1기본셀 내의 트랜지스터의 것보다 작다.
MOS트랜지스터의 상호 콘덕턴스는 드레인 전류(ID)와 드레인 진압(VD)간의 상호 관계에서 선형영역과 포화영역 각각에 관한 다음 일반식에 의해 결정된다.
선형 영역에서 gm=β│VD│…(1)
그리고, 포화영역에서, gm=β│VH-VT│…(2)
여기서, VD, VG및 VT는 각각 MOS트랜지스터의 드레인전암, 게이트전압 및 임계전압(threshole vlotage)을 나타낸다.
그리고, β=KW/(TOXL)…(3)
여기서(K)는 전류 캐리어의 이동도와 절연게이트를 위한 산화물층의 유전상수에 관한 파라메터들을 포함하는 인수이며, (tox)는 절연게이트를 위한 산화물층의 두께를 나타낸다. 제조공정을 고려할때, 각 개별 트랜지스터의 소정의 gm을 얻기 위해 이 파라메터들을 조종하는 것은 어렵다. 그러므로, 게이트 어레이 내의 개별적인 각 트랜지스터의 gm을 조종하기 위해 실재로 가변될 수 있는 파라메터들은 게이트 폭(W)와 길이(L)로 제한된다.
상술한 바와같이, gm은 게이트쪽(W)대 길이(L)즉, W/L에 의해 결정된다. 제3도에 보인 바와같은 제2기본셀 내의 트랜지스터의 W/L비는 예를들면 2이며, 반면 제1기본셀 내의 트랜지스터의 W/L비는 통상적으로 약10으로 선택된다. 그러므로, 제3도에 보인 제2기본셀 내의 트랜지스터의 gm은 제1기본셀내의 트랜지스터의 gm의 1/5정도로 작다.
W/L비를 개별적으로 선택함으로써 상호간에 다른 gm을 갖도록 또한 p-채널트랜지스터(P3)와 n-채널트랜지스터(N3)를 설걔하는 것이 가능하다.
제4도는 본 발명에 의한 또다른 제2기본셀 형태를 나타내는 평면도이다. 제4도에서, 제2기본셀(12)는 기본셀 어레이 내의 이웃하는 제1기본셀들(11)과 일렬로 배열되어 있다. 제2기본셀(12)는 p-채널트랜지스터(P4)와 (P5)그리고, n-채널트랜지스터(N4)와 (N5)그리고, n-채널트랜지스터(N4)와 (N5)를 구성하며, 여기서, p-채널트랜지스터(P4)와 n-채널트랜지스터(N4)는 단일 공통게이트 전극(26)을 가지며, p-채널트랜지터(P5)와 n-채널트랜지스터(N5)는 또다른 단일 공통 게이트(27)을 갖고 있다. 제4도에 보인 제2기본셀에서, p-채널트랜지스터(P4)의 모든 소오스는 또는 드레인 영역은 p-채널트랜지스터(P5)의 소오스 또는 드레인영역(32)로 부터 전기적으로 독립되어 형성되어 있으며, n-채널트랜지스터(N4)의 모든 소오스 또는 드레인 영역(31)은 n-채널트랜지스터(N5)의 소오스 또는 드레인영역(34)로 부터 전기적으로 독립하여 형성되어 있다.
표시번호(28)과 (33)은 p-채널트랜지스터(P4)와 (P5)의 각 소오스 또는 드레인을 나타내며, 표시번호(30)과 (35)는 n-채널트랜지스터(N4)와 (N5)의 각 소오스 또는 드레인 영역을 나타낸다.
제4도에 보인 바와같이, 각 트랜지스터(P4)(P5)(N4) 및 (N5)는 게이트 폭(W2)와 게이트 길이(L2)에 상당하는 도전 채널을 갖고 있다. 각 소오스 또는 드레인 영역(28), (30), (33) 및 (35)는 게이트 전극(26)과 (27)을 따라 연장된 부분을 갖도록 형성되어 있다.
소오스 또는 드레인 영역의 이러한 연장된 구조는 기본셀 어레이 내의 기본셀들을 상호 연결시켜 주는 배선의 배열을 위한 설비이다. 게이트 전극(26)과 (27)은 각 트랜지스터터(P4), (P5), (N4) 와 (N5)의 게이트 부분에서 넓게 되어 있다. 따라서 특정된 W/L비가 각 트랜지스터에서 얻어진다. 다시말하면, 게이트전극(26)의 폭은 그의 중심부분(중심랩(26a)는 제외함)둘레에서 좁게되어 있는 한편, 게이트전극(27)의 폭은 그의 측면부분(측면랩 27b와 27c는 제외함)둘레에서 좁게되어 있으며, 또한 트랜지스터터(P4), (P5), (N4) 와 (N5)는 기본셀 에레이를 따르는 종방향으로 엇갈려 있다. 이러한 구조적 특징 때문에 트랜지스터(P4)와 (P5)의 사이와 트랜지스터(N4) 와 (N5)의 사이의 소오스 또는 드레인 영역들이 독립됨으로 인해 게이트 전극(26)과 (27)간의 거리를 증가시킬 필요가 없어지며, 또한, 제2기본셀(12)를 제1기본셀(11)과 동일한 크기로 만드는 것이 가능해진다.
본 실시예에서 트랜지스터의 W/L의 비는 일예로 0.5인데, 이는 제1(a)도에 도시된 바와같은 제1기본셀내의 ㅌ,랜지스터의 것보다 약 1/20정도 작다.
본 실시예에서, W/L의 비는 제3도의 실시예에서 언급된 바와같이 p-채널트랜지스터(P4)와 n-채널트랜지스터(N4)사이와 p-채널트랜지스터(P5)와 n-채널트랜지스터(N5)사이를 차등을 둘 수도 있으며, 또한, W/L의 비는 트랜지스터(P4), (P5), (N4) 와 (N5)를 개별적으로 할 수도 있다. 제2기본셀내의 트랜지스터들의 상호 콘덕턴스를 그렇게 차등을 두는데 있어서의 장점은 후술될 것이다.
제5(a)도는 제4도에 보인 제2기본 셀을 구상하는 지연회로의 등가회로도이며, 여기서, 동일표시번호는 제4도의 부분과 동일 부분을 나타낸다. 제5(a)에서, p-채널트랜지스터(P4)의 소오스(28)은 양전위원(VDD)에 연결되는 한편, n-채널트랜지스터(N4)의 공통 게이트전극(26)은 입력단자를 형성한다.
P-채널트랜지스터(P4)와 n-채널트랜지스터(N4)의 소오스(30)은 음전위원(V**)에 연결된다. 트랜지스터(P4)와 (N4)의 각 드레인(29)와 (31)은 p-채널트랜지스터(P5)와 n-채널트랜지스터(N5)의 공통게이트전극(27)에 공통 연결되며, 그의 각 드레인(32)와 (34)는 출력단자를 형성하도록 공통연결된다. p-채널트랜지스터(P5)의 소오스(33)은 양전위원(VDD)에 연결되는 한편, n-채널트랜지스터(N5)의 소오스(35)는 음전위원(V**)에 연결된다. 트랜지스터(P4)와 (N4)는 인버터어를 형성하며, 트랜지스터(P5)와 (N5)는 또다른 인버어터를 형성한다. 그러므로, 트랜지스터들(P4), (P5), (N4) 와 (N5)는 버퍼회로로서 기능을 하는 이단(double stage)인버어터 회로를 구성한다. 캐패시터(C)는 드레인(29)와 (31)과 공통게이트전극(27)을 상호 연결하는 배선에 대한 기생용량을 나타낸다.
제5(a)도에 도시한 지연회로는 제5(b)도에 보인 바와같이 배선을 분포시킴으로써 실시된다.
제5(b)도에서, 동일표시번호는 제4도와 제5(a)도의 동일 부분을 나타낸다.
제5(b)도에 보인 바와같이, 지연회로는 굵은 선으로 나타낸 수개의 배선들을 연결함으로써 형성될 수 있는데, 좀더 구체적으로, 이 배선들은 도시않된 절연층 내의 그들 사이에 형성된 관통공을 통하여 트랜지스터(P4), (P5), (N4) 와 (N5)이 접촉된다.
배선들은 통상적으로 진공증착 및 사진석판술로 제조되는 알미늄 박막으로 부터 형성된다.
제5(c)도는 제5(a)도의 입력단자(X), 노드(Y)그리고 출력단자(Z)의 신호 파형을 개략적으로 보인 그래프이다.
제5(a)도 및 제5(c)도를 참조하면, 입력단자(X)에 구형신호(X)가 인가될시 n-채널트랜지스터(N4)는 온 상태로 됨과 동시에 P-채널트랜지스터(P4)는 오프상태로 되므로 캐패시터(C)는 방전하여 노드(Y)의 전위는 곡선(Y)로 보인 바와같이 강하된다. 강하 기울기는 주로 트랜지스터(N4)와 기생용량(C)의 상호 콘덕턴스 gm에 의해 결정된다. 강하도중 공통게이트(27)의 입력전압이 레벨(Vjh1)(P-채널트랜지스터(P5)와 n-채널트랜지스터(N5)로 구성되는 인버어터의 임계전압임, 이는 다른 실시예의 서명에 후술될 것임)에 도달할때, 인버어터는 하이레벨 출력을 제공하도록 동작하여 출력단자(Z)의 전위는 곡선(Z)로 보인 바와 같이 급상승한다. 구형입력신호(X)가 떨어질때, P-채널트랜지스터(P4)는 온상태가 됨과 동시에 n-채널트랜지스터(N4)는 오프상태로 되므로 캐패시터(c)의 방전이 시작되어 노드(Y)의 전위는 곡선(Y)로 보인 바와같이 상승한다. 상승기울기는 주로 트랜지스터(P4)의 상호 콘덕턴스 gm과 기생용량(c)에 의해 결정된다. 상승도중, 공통게이트(27)의 입력 전압이 상술한 임계전압(Vjh2)에 도달할때, P-채널트랜지스터(P5)와 n-채널트랜지스터(N5)로 구성되는 인버어터는 로우레벨 출력을 제공하도록 동작하여 출력단자(Z)의 전위는 곡선(Z)로 보인 바와같이 급강하 한다.
상술한 바와같이 지연( )는 입력신호와 출력신호 사이에서 발생한다. 여기서( )는공식 =c/gm으로 대충 나타낼 수 있다.
지연회로의 기생용량(c)는 높은 상호 콘덕턴스 gm의 트랜지스터들을 포함하는 종래의 기본셀로 구성된 등가 지연회로의 것과 거의 동일하다. 그러므로, 제4도에 보인 바와같은 기본셀로 구성된 지연회로에 의해 얻어지는 지연 시간은 본 발명의 기본 셀 내의 트랜지스터들의 상호 콘덕턴스 gm과 종래의 기본셀 내의 트랜지스터들의 것의 역비와 일치하는 인수로서 종래의 기본셀을 구성한 지연회로의 것보다 훨씬 더 크다. 예를들면, 본 발명에 의해 통상의 반전기가 사용될때 보다 20배 더 큰 지연 시간을 얻을 수 있다.
상술한 바와같이, 겨우 수십나노세칸드의 지연시간을 얻기 위해서 종래의 게이트 어레이로는 20단계의 인버어터들이 필요하였으나, 본 발명에 의하면 단 하나의 기본셀을 사용하여 동일 지연시간을 얻을 수 있다.
결론적으로, 논리회로를 구성하기 위해 이용될 수 있는 유효기본셀의 수가 실제로 증가되며, 더우기, 지연회로를 구성하기 위해 많은 인버어터들 또는 다실리콘 게이트 전극들을 상호 연결하는 배선들이 감소되므로, 논리회로를 구성하기 위해 이용될 수 있는 배선 채널들의 수는 증가된다. 제5(a)도에 보인 지연회로에서, 트랜지스터(P5)와 (N5)를 구성하는 인버어터는 또한 출력단자(Z)에 연결되는 배선에 부착된 기생용량이 일반적으로 무시될 수 없기 때문에 지연을 증가시키는 작용을 한다는 것이 명백하다. 그러므로, 이중 단 인버어터 회로에 의해 제공되는 지연시간은 단일 인버어터에 의해 제공되는 것보다 더 크다.
제5(a)도에 보인 바와같은 회로에 의해 제공되는 지연시간은 회로를 구성하는 인버어터들의 임계전압 (Vth1)과 (Vth2)에 의해 결정되는 것을 알 수 있다.
인버어터의 임계전압(Vth)는 일반적으로 다음 공식으로 나타낼 수 있다.
Vth=(VDD+Vthp+Vthnβn/β+βn+βp)…(4)
여기서, Vthp와 Vthn은 각각 인버어터를 구성하는 p-채널트랜지스터와 n-채널트랜지스터의 임계전압이며, 그리고 βp와 βn은 p-채널트랜지스터(βp)와 n-채널트랜지스터(βn)각각에 대하여 공식(3)으로 나타낸(β=KW/(toxL)과 동일하다.(모토로라 1974년 편집 Mcmos Hand book 21페이지 참조)
결국, 제5(a)도의 이중단 인버어터 회로의 지연시간 즉, (Vth1)과 (Vth2)는 트랜지스터들(P4), (P5), (N4) 와 (N5)의 W/L의 비 즉, 상호 콘덕턴스 gm을 적당히 선택함으로써 제어될 수 있다. 예를들면, p-채널트랜지스터(P4)의 gm과 n-채널트랜지스터(N4)의 gm과의 비가 증가할 경우, 임계전압(Vth1)은 더 높아지고 만일 비가 감소할 경우 반대가 된다.
이러한 정의는 또한 트랜지스터(P5)와 (N5)로 구성된 반전기에 응용될 수 있다. 최대의 지연을 얻기 위해, 트랜지스터(P4)와 (N4)의 gm의 비는(Vth1)을 가능한한 더 작게 낮추는 한편 트랜지스터(P5)와 (N5)의 gm의 비는 (Vth2)을 가능한한 더 높게 상승시키도록 인버어터들을 구상하는 트랜지스터들의 gm을 설계하는 것이 유리하다.
상술한 바와같이, 풀엎 또는 풀다운 회로는 고임피던스 의 라인 예를들면, 삼상 버퍼회로의 출력에 연결되는 CMOS LSI회로의 입력에 필요하다. 본 발명에 의하면, CMOS게이트 어레이는 풀엎 또는 풀다운 회로에 필요한 낮은 gm(높은 저항)의 트랜지스터들이 마련되므로 높은 저항 즉, 풀엎 또는 풀다운 회로를 외부에 부착시킬 필요가 없어진다.
제6도는 그러한 목적을 위해 본 발명에 의한 풀엎 회로를 실시한 등가회로이다. 트랜지스터(p3)와 (N3)로 구성되는 풀엎회로(500)은 제3도에 보인 바와같이 기본셀로 형성되어 트랜지스터(P6)와 (N6)로 구성되는 인버어터회로(600)의 입력전위를 높여준다. 인버어터회로(600)은 풀엎회로(500)과 함께 게이트어레이로 구성된 것이다. 제6도에서 동일 표시번호는 제3도와 동일 부분을 나타낸다.
풀엎회로(500)의 동작은 다음과 같다.
게이트(20)과 (21)각각에 음전위(VSS)와 양전위(VDD)가 공급될 경우 p-채널트랜지스터(P3)와 n-채널트랜지스터(N3)는 항상 온 상태를 유지한다.
그러므로, 입력라인(1N)의 전위는 전치단회로(700)즉, 삼상버퍼(700)의 출력이 예를들어 하이레벨(트랜지스터 P7이 온상태에 있을 경우)에 있거나, 또는 그 임피던스 상태(트랜지스터 P7과 N7의 양자가 오프상태일 경우)에 있을 때 하이레벨(약 VDD)로 상승되어 유지된다.
다른 한편, 삼상버퍼회로(700)의 출력이 로우레벨(트랜지스터 N7이 온 상태에 있을 경우)로 될때, 전류는 양전위(VDD)로부터 트랜지스터(P3)와 (N3)를 통하여 트랜지스터(N7)로 흘러 입력라인(1N)의 전위는 트랜지스터(N7)양단의 전위 강하에 해당하는 레벨로 강하된다. 전위 강하는 트랜지스터(N7)의 gm즉, 상호 병렬로 연결되는 트랜지스터(p3)와 (N3)의 추정된 gm에 의해 결정된다.
입력라인(1N)의 전위가 놀리 "0"이 될 정도로 충분히 낮은 레벨로 강하되기 위해서는 트랜지스터(N7)의 gm은 트랜지스터(P5)와 (N5)의 추정된 gm의 약 백배정도 더 커야만 한다. 다시말하면, 트랜지스터(P3)와 (N3)는 트랜지스터(N7)의 gm의 약1/100의 gm을 가져야 한다. 그러나, 이와같은 것은 종래의 기본셀 내의 트랜지스터를 사용해서는 얻을 수 없으므로 고저항과 같은 외부저항 부품이 반드시 필요하다.
다른 한편, 종래의 기본셀 내의 트랜지스터는1/5 내지 1/20 정도로 낮은 gm을 갖고 있기 때문에 본 발명에 의한 게이트 어레이 내의 기본 셀은 외부 저항 부품 대신으로 대치될 수 있다.
p-채널트랜지스터(P3)의 소오스(22)와 n-채널트랜지스터(N3)의 드레인(24)가 음전위원(VSS)에 연결될 경우, 제6도에 보인 동일한 회로(500)이 풀다운 회로로 작용한다는 것을 알 수 있다. 그리고, 또한 P-채널트랜지스터(P3)와 n-채널트랜지스터(N3)중 하나가 풀엎 또는 풀다운 회로로서 여전히 작용할 수 있는 것도 알 수 있다.
본 발명의 게이트 어레이에 제공되는 상술한 바와같은 낮은 gm의 트랜지스터는 다른 응용으로 예를들면, 모노 스테이블 멀티바이브레이터로 사용될 수 있다.
여기서, 본 발명의 게이트 어레이에서는 종전에 필요했던 외부저항 부품이 필요없다. 제7도는 모노스테이블 멀티바이브레이터의 일에의 등가회로도이다.
제7도를 참조하면, NOR게이트(40)의 입력에 공급되는 좁은 펄스신호(S1)은 반전기(41)의 저항(R)용량(C)와 임계전압에 의해 결정되는 폭을 갖는 넓은 펄스(S2)로 반전된다.
종래의 기본셀내의 트랜지스터의 gm은 넓은 퍼스(S2)를 창출하는데 필요한 RC제품의 충분한 값을 제공하기에는 너무 크므로 외부 고정항이 필요하게 된다.
다른 한편, 본 발명의 게이트 에레이에서, 게이트 에레이에 형성된 부품을 사용하여 그러한 모노스테이블 멀티바이브레이터를 구성하는 것이 가능하다. 예를들면, 종래의 게이트 어레이에의 gm의 약 1/20의 낮은gm을 갖는 트랜지스터가 1MΩ정도의 저항을 제공하고 NOR게이트(40)과 인버어터(41)을 상호연결하는 배선의 기생용량이 약 1PF이라고 가정함으로써, 신호(S2)의 폭은 1μs 정도로 확대될 수 있다. 따라서, 모노스테이블 멀티바이브레이터는 본 발명의 게이트 어레이 내에 완전하게 형성될 수 있다.
본 발명의 많은 특징 및 장점이 상술되었으나, 본 발명의 정신 및 범위에서 벗어나지 않는 한도내에서 숙련된 자에 의해 여러 수정 변경이 가능함을 이해할 것이다.
예를들면, 본 발명에 의한 제5(a)도의 지연회로의 실시예에서 설명된 바와같은 인버어터 이외에 특정한 회로 구획의 임계전압은 제3도 또는 제4도에 보인 바와같은 기본셀을 이용함으로써 소정의 레벨로 바꿀 수 있다. 여기서, 각 트랜지스터 gm은 소정의 임계전압을 얻을 수 있도록 W/L의 비를 변경함으로써 차이를 줄 수 있다.

Claims (9)

  1. 내부영역과 외부영역을 갖는 반도체 기판 칩내에 형성되는 게이트 어레이에 있어서, 비교적 높은 gm을 갖는 트랜지스터를 포함하는 다수의 제1기본셀과, 비교적 작은 gm을 갖늦 트랜지스터를 각각 포함하는 다수의 제2기본셀을 포함하되, 상기 제1기본셀은 상기 반도체 기판칩의 내부 영역에서 상호 평행하게 배치되는 다수의 기본셀 어레이를 형성하며, 각각의 상기 제2기본셀을 특정된 상기 기본셀 어레이들 내의 특정한 위치에서 각각 상기 제1기본셀로 교체되도록 형성되는 게이트 어레이.
  2. 제1항에 있어서, 상기 제2기본셀 내의 트랜지스터 내의 게이트 폭(W)와 게이트 길이(L)의 비가 0.5내지 12의 범위내에 있는 게이트 어레이.
  3. 제1항에 있어서, 상기 제2기본셀은 한쌍의 p-채널트랜지스터와 n-채널트랜지스터로 구성되는 게이트 어레이.
  4. 제1항에 있어서, 상기 제2기본셀이 두쌍의 p-채널트랜지스터와 n-채널트랜지스터로 구성되며, 상기 쌍들은 상호 평행하게 배치되며, 그리고, 상기 각 쌍내의 p-채널 및 n-채널트랜지스터들이 그들의 게이트가 일직선 상에 정렬되도록 배치되는 게이트 어레이.
  5. 제3 또는 4항에서, 상기 제2기본셀내의 상기 쌍내의 p-채널트랜지스터의 gm과 n-채널트랜지스터의 gm의 비가 0.5 내지 2의 범위내에 있는 게이트 어레이.
  6. 제3 또는 4항에서, 상기 제2기본셀내의 p-채널 및 n-채널트랜지스터들 각각의 게이트 전극이 게이트 길이에 배하여 게이트의 부분에 넓게 되어 있고 그리고, p-채널과 n-채널트랜지스터들은 그들의 게이트 길이를 따르는 바향으로 엇갈려 있는 게이트 어레이.
  7. 제3 또는 4항에 있어서, 상기 각 쌍 내의 p-채널트랜지스터와 n-채널트랜지스터의 게이트가 단일 공통 게이트를 형성하도록 동일한 전극 재료에 의해 서로 연결되어 있는 게이트 어레이.
  8. 제1항에 있어서, 상기 제 2기본셀이 지연회로를 구성하는 게이트 어레이.
  9. 제1항에 있어서, 반도체 기판칩의 주변 영역내에 형성된 다수의 입/출력 셀을 더 포함하되, 상기 입/출력셀은 입/출력 회로를 구성하고, 상기 제2기본셀은 특정된 입/출력회로용 풀엎 또는 풀다운 회로를 구성하는 게이트 어레이.
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