JPH0758762B2 - 相補ｍｏｓ形半導体集積回路装置 - Google Patents
相補ｍｏｓ形半導体集積回路装置Info
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- JPH0758762B2 JPH0758762B2 JP60166482A JP16648285A JPH0758762B2 JP H0758762 B2 JPH0758762 B2 JP H0758762B2 JP 60166482 A JP60166482 A JP 60166482A JP 16648285 A JP16648285 A JP 16648285A JP H0758762 B2 JPH0758762 B2 JP H0758762B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補MOS形半導体集積回路装置のパターンレ
イアウトに関する。
イアウトに関する。
第２図のパターンレイアウトは、従来の一般的ら配置法
で設計した２入力NANDのパターンレイアウトであり、シ
リコン基板をＮ型とすれば、16はＰウエル領域とＮ型基
板の境界を表わし、図中の原点（0,0）から16の境界線
上までがＮチャンネル側で境界線16より遠い方がＰチャ
ンネル側である。Ｎチャンネル側について見ると、電源
供給の金属配線２からソース領域13へ、コンタクト６を
介して、電位を供給し、多結晶性シリコン8,9がゲート
電極となってチャンネルが構成される18,19は、ソース
領域13に対して直列に配置され、ドレイン領域14からコ
ンタクト７を介して金属配線15に接続される。
で設計した２入力NANDのパターンレイアウトであり、シ
リコン基板をＮ型とすれば、16はＰウエル領域とＮ型基
板の境界を表わし、図中の原点（0,0）から16の境界線
上までがＮチャンネル側で境界線16より遠い方がＰチャ
ンネル側である。Ｎチャンネル側について見ると、電源
供給の金属配線２からソース領域13へ、コンタクト６を
介して、電位を供給し、多結晶性シリコン8,9がゲート
電極となってチャンネルが構成される18,19は、ソース
領域13に対して直列に配置され、ドレイン領域14からコ
ンタクト７を介して金属配線15に接続される。
次にＰチャンネル側において、電源供給の金属配線１か
らコンタクト３を介してソース領域10に電位を供給し、
多結晶シリコン８がゲート電極となってチャンネル20が
構成され、ドレイン領域11からコンタクト４を介して金
属配線15に接続される。また電源供給の金属配線１は、
コンタクト５を介して、ソース領域12に電位を供給し、
多結晶シリコン９が、ゲート電極となってチャンネル21
が構成されドレイン領域11からコンタクト４を介して金
属配線15に接続される。このようにＮチャンネル側は、
ソースに対して、チャンネル領域18,19が、直列に配置
されドレインへ、Ｐチャンネル側は、ソースに対してチ
ャンネル領域20,21が並列に配置されドレインへそして
ドレイン同志を金属で接続し２入力NANDが構成される。
らコンタクト３を介してソース領域10に電位を供給し、
多結晶シリコン８がゲート電極となってチャンネル20が
構成され、ドレイン領域11からコンタクト４を介して金
属配線15に接続される。また電源供給の金属配線１は、
コンタクト５を介して、ソース領域12に電位を供給し、
多結晶シリコン９が、ゲート電極となってチャンネル21
が構成されドレイン領域11からコンタクト４を介して金
属配線15に接続される。このようにＮチャンネル側は、
ソースに対して、チャンネル領域18,19が、直列に配置
されドレインへ、Ｐチャンネル側は、ソースに対してチ
ャンネル領域20,21が並列に配置されドレインへそして
ドレイン同志を金属で接続し２入力NANDが構成される。
以後の説明を簡単にするために、パターンレイアウトさ
れた相補MOS形半導体集積回路装置を、論理回路ブロッ
クと称す。
れた相補MOS形半導体集積回路装置を、論理回路ブロッ
クと称す。
上述した従来のパターンレイアウトは、ブロックの高さ
を一定にし、その範囲内に配置、配線する。そしてレイ
アウト上で、論理回路ブロック内の各工程と設計ルール
を満足するように、論理回路ブロックの外枠17（第２
図）を決める。レイアウトでは、論理回路ブロックを外
枠17のみで表現して配置、配線する。
を一定にし、その範囲内に配置、配線する。そしてレイ
アウト上で、論理回路ブロック内の各工程と設計ルール
を満足するように、論理回路ブロックの外枠17（第２
図）を決める。レイアウトでは、論理回路ブロックを外
枠17のみで表現して配置、配線する。
このように論理回路ブロックを設計し、配置を行うため
論理回路ブロックの配置終了後も、１つ１つが電源供給
源をもっている。そのため、電源供給領域の面積が大き
くなり、半導体集積回路装置の高密度設計を妨げるパタ
ーンレイアウトである。
論理回路ブロックの配置終了後も、１つ１つが電源供給
源をもっている。そのため、電源供給領域の面積が大き
くなり、半導体集積回路装置の高密度設計を妨げるパタ
ーンレイアウトである。
本発明は、論理回路ブロックを配置した時に１つの論理
回路ブロックに１対の電源供給源を有するという問題点
を解決するパターンレイアウトを提供するものである。
つまり、１つの論理回路ブロックと１つの論理回路ブロ
ックをミラー状態で重ね合わせて、配置した時にお互い
のＮチャンネル側の１つのソース供給源と、Ｐチャンネ
ル側の１つのソース供給源が、同電位同志で重なり合う
ように、ソース供給位置を考慮してパターンレイアウト
した論理回路ブロックである。
回路ブロックに１対の電源供給源を有するという問題点
を解決するパターンレイアウトを提供するものである。
つまり、１つの論理回路ブロックと１つの論理回路ブロ
ックをミラー状態で重ね合わせて、配置した時にお互い
のＮチャンネル側の１つのソース供給源と、Ｐチャンネ
ル側の１つのソース供給源が、同電位同志で重なり合う
ように、ソース供給位置を考慮してパターンレイアウト
した論理回路ブロックである。
次に本発明について図面を参照して説明する。第１図
は、本発明の一実施例のパターンレイアウト図であり、
２入力NANDを表わしている。ここでは、Ｎ型基板使用と
限定し説明を行う。
は、本発明の一実施例のパターンレイアウト図であり、
２入力NANDを表わしている。ここでは、Ｎ型基板使用と
限定し説明を行う。
第１図の論理回路ブロックの大きさを示す外枠17の原点
（0,0）からＰウエル領域とＮ型基板の境界を示す16ま
での領域がＮチャンネル側で、境界線16より原点から見
て遠ざかる領域がＰチャンネル側である。
（0,0）からＰウエル領域とＮ型基板の境界を示す16ま
での領域がＮチャンネル側で、境界線16より原点から見
て遠ざかる領域がＰチャンネル側である。
Ｎチャンネル側について見ると、電源供給の金属２よ
り、コンタクト６を介してソース領域13に電位が供給さ
れる。この時、ソース領域へのコンタクト６の中心は、
外枠17上に配置し、多結晶性シリコン8,9がゲート電極
となって構成されるチャンネル領域18,19が直列に接続
され、ドレイン領域14からコンタクト７を介して金属15
に接続される。
り、コンタクト６を介してソース領域13に電位が供給さ
れる。この時、ソース領域へのコンタクト６の中心は、
外枠17上に配置し、多結晶性シリコン8,9がゲート電極
となって構成されるチャンネル領域18,19が直列に接続
され、ドレイン領域14からコンタクト７を介して金属15
に接続される。
次に、Ｐチャネル側において、電源供給の金属１からコ
ンタクト３を介してソース領域10に電位を供給する。こ
の時、コンタクト３の中心は、論理回路ブロックの外枠
17上に配置する。
ンタクト３を介してソース領域10に電位を供給する。こ
の時、コンタクト３の中心は、論理回路ブロックの外枠
17上に配置する。
多結晶性シリコン８がゲート電極となって構成されるチ
ャンネル領域20を介してドレイン領域11からコンタクト
４を介して金属15に接続される。また電源供給の金属１
よりコンタクト５を介してソース領域12に接続され、多
結晶シリコン９がゲート電極となって構成されるチャン
ネル領域21を介してドレイン領域11からコンタクト４を
介して金属15に接続される。このように配置することで
本発明の一実施例である２入力NANDが構成される。
ャンネル領域20を介してドレイン領域11からコンタクト
４を介して金属15に接続される。また電源供給の金属１
よりコンタクト５を介してソース領域12に接続され、多
結晶シリコン９がゲート電極となって構成されるチャン
ネル領域21を介してドレイン領域11からコンタクト４を
介して金属15に接続される。このように配置することで
本発明の一実施例である２入力NANDが構成される。
以上説明したように本発明は、１つの論理回路ブロック
の異電源のソース位置を同一の垂直線上に配置し、さら
に異電源のソースの水平方向の位置を任意の論理回路ブ
ロックで一定とすることによって、レイアウト設計にお
いて、１つの論理回路ブロックとミラー状態で任意の論
理回路ブロックを電源側で重ね合わせることで、Ｎチャ
ンネル側、Ｐチャンネル側のソース領域は、それぞれ重
なり合い、２つの論理ブロックへ１対の電源供給源でま
かなうことが可能となり、２つの論理回路ブロックで１
つのソース領域が削減され、従来より高密度設計可能な
半導体集積回路を提供できる。
の異電源のソース位置を同一の垂直線上に配置し、さら
に異電源のソースの水平方向の位置を任意の論理回路ブ
ロックで一定とすることによって、レイアウト設計にお
いて、１つの論理回路ブロックとミラー状態で任意の論
理回路ブロックを電源側で重ね合わせることで、Ｎチャ
ンネル側、Ｐチャンネル側のソース領域は、それぞれ重
なり合い、２つの論理ブロックへ１対の電源供給源でま
かなうことが可能となり、２つの論理回路ブロックで１
つのソース領域が削減され、従来より高密度設計可能な
半導体集積回路を提供できる。
第１図は、本発明の相補MOS形半導体集積回路装置のパ
ターンレイアウトであり、第２図は、従来例で示す平面
図である。 1,2……電源供給用の金属、3,4,5,6,7……コンタクタ、
8,9……多結晶シリコン、10,12,13……ソース領域、11,
14……ドレイン領域、15……出力用金属、16……Ｐウエ
ル領域とＮ基板との境界、17……論理回路ブロックの外
枠、18,19,20,21……チャンネル領域。
ターンレイアウトであり、第２図は、従来例で示す平面
図である。 1,2……電源供給用の金属、3,4,5,6,7……コンタクタ、
8,9……多結晶シリコン、10,12,13……ソース領域、11,
14……ドレイン領域、15……出力用金属、16……Ｐウエ
ル領域とＮ基板との境界、17……論理回路ブロックの外
枠、18,19,20,21……チャンネル領域。
Claims (1)
- 【請求項１】それぞれがＮチャンネルおよびＰチャンネ
ルMOSトランジスタを有し隣接する二つの相補MOS形論理
回路ブロックをミラー対象型とし、かつ両ブロックのＮ
型ソースおよびＰ型ソースが重なるように配置したこと
を特徴とする相補MOS形半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166482A JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166482A JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226853A JPS6226853A (ja) | 1987-02-04 |
| JPH0758762B2 true JPH0758762B2 (ja) | 1995-06-21 |
Family
ID=15832216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60166482A Expired - Fee Related JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758762B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510163B2 (ja) * | 1986-08-22 | 1996-06-26 | 富士通株式会社 | 集積回路のレイアウト方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5964047A (ja) * | 1982-03-22 | 1984-04-11 | ペー・エフ・コスメテイック | 顔面マツサ−ジ装置 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
-
1985
- 1985-07-26 JP JP60166482A patent/JPH0758762B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5964047A (ja) * | 1982-03-22 | 1984-04-11 | ペー・エフ・コスメテイック | 顔面マツサ−ジ装置 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226853A (ja) | 1987-02-04 |
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Legal Events
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