JPH0491455A - ゲートアレー方式ｌｓｉ - Google Patents
ゲートアレー方式ｌｓｉInfo
- Publication number
- JPH0491455A JPH0491455A JP2205479A JP20547990A JPH0491455A JP H0491455 A JPH0491455 A JP H0491455A JP 2205479 A JP2205479 A JP 2205479A JP 20547990 A JP20547990 A JP 20547990A JP H0491455 A JPH0491455 A JP H0491455A
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- JP
- Japan
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- region
- gate electrode
- gate
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- Pending
Links
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数のＦＥＴ （電界効果トランジスタ）が
半導体チップ上にアレー状に配置され、基本セルが１単
位になって構成されるゲートアレー方式ＬＳＩ（大規模
集積回路）に関するものである。
半導体チップ上にアレー状に配置され、基本セルが１単
位になって構成されるゲートアレー方式ＬＳＩ（大規模
集積回路）に関するものである。
従来、この種のゲートアレ一方式ＬＳＩは、配線設計を
することのみにより種々の機能を有するＬＳＩが実現さ
れるため、少量多品種のＬＳＩを短期間に開発するため
に用いられている。このゲートアレ一方式ＬＳＩは、基
本セルを１単位とする多量のゲートが半導体チップ上に
形成されて構成されている。
することのみにより種々の機能を有するＬＳＩが実現さ
れるため、少量多品種のＬＳＩを短期間に開発するため
に用いられている。このゲートアレ一方式ＬＳＩは、基
本セルを１単位とする多量のゲートが半導体チップ上に
形成されて構成されている。
この基本セルは第３図（ａ）に示される構造が一般的で
ある。基本セル１は２個のＰチャネル形ＭＯ８ＦＥＴＱ
Ｉ、Ｑ２と、２個のＮチャネル形ＭＯ８ＦＥＴＱ３．Ｑ
４とから構成されている。
ある。基本セル１は２個のＰチャネル形ＭＯ８ＦＥＴＱ
Ｉ、Ｑ２と、２個のＮチャネル形ＭＯ８ＦＥＴＱ３．Ｑ
４とから構成されている。
つまり、半導体基板上にはＮ領域２およびＰ領域３が形
成されており、各領域２および３上には左右対称の電極
対４ａ、ｂおよび５ａ、ｂが形成されている。電極対４
ａ、ｂとＮ領域２とにより２個のＰチャネル形ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２が構成され、また、電極対５ａ、ｂとＰ
領域３とにより２個のＮチャネル形ＭＯ８ＦＥＴＱ３．
Ｑ４が構成されている。このＮチャネル形ＭＯＳＦＥＴ
Ｑ３．Ｑ４の横断面図は同図（ｂ）に示される。
成されており、各領域２および３上には左右対称の電極
対４ａ、ｂおよび５ａ、ｂが形成されている。電極対４
ａ、ｂとＮ領域２とにより２個のＰチャネル形ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２が構成され、また、電極対５ａ、ｂとＰ
領域３とにより２個のＮチャネル形ＭＯ８ＦＥＴＱ３．
Ｑ４が構成されている。このＮチャネル形ＭＯＳＦＥＴ
Ｑ３．Ｑ４の横断面図は同図（ｂ）に示される。
つまり、Ｐ領域３上には電極対５ａ、ｂが形成されてお
り、また、各ゲート電極対５ａ、ｂの両側にはｎ＋領域
６が形成され、ドレイン領域およびソース領域が構成さ
れている。Ｐチャネル形ＭＯ８ＦＥＴＱＩ、Ｑ２もこれ
と同様な構造をしている。
り、また、各ゲート電極対５ａ、ｂの両側にはｎ＋領域
６が形成され、ドレイン領域およびソース領域が構成さ
れている。Ｐチャネル形ＭＯ８ＦＥＴＱＩ、Ｑ２もこれ
と同様な構造をしている。
しかしながら、上記従来のゲートアレ一方式ＬＳＩにお
ける基本セル１は、２個のＰチャネルＭＯ８ＦＥＴＱＩ
、Ｑ２と２個のＮチャネルＭＯ８ＦＥＴＱ３．Ｑ４とか
ら構成されているため、１個の基本セル１内で組み合わ
せて得られるＣＭＯ８（相補形ＭＯＳ）の種類は極めて
限られている。
ける基本セル１は、２個のＰチャネルＭＯ８ＦＥＴＱＩ
、Ｑ２と２個のＮチャネルＭＯ８ＦＥＴＱ３．Ｑ４とか
ら構成されているため、１個の基本セル１内で組み合わ
せて得られるＣＭＯ８（相補形ＭＯＳ）の種類は極めて
限られている。
つまり、ＣＭＯ８における立上がり時、立下がり時の電
流駆動能力は、それぞれＰ側、Ｎ側の各トランジスタサ
イズ（ゲート幅）によって決まる。
流駆動能力は、それぞれＰ側、Ｎ側の各トランジスタサ
イズ（ゲート幅）によって決まる。
しかし、第３図（ａ）に示される従来の基本セル１にお
いては、Ｐ側、Ｎ側の各領域ともに３種類のトランジス
タサイズしか選択できない。つまり、ＦＥＴ単体か、各
ＦＥＴの直列接続か、各ＦＥＴの並列接続かの３種類で
ある。このため、細かい電流駆動能力の調節をすること
が出来ない。
いては、Ｐ側、Ｎ側の各領域ともに３種類のトランジス
タサイズしか選択できない。つまり、ＦＥＴ単体か、各
ＦＥＴの直列接続か、各ＦＥＴの並列接続かの３種類で
ある。このため、細かい電流駆動能力の調節をすること
が出来ない。
本発明はこのような課題を解消するためになされたもの
で、Ｎ領域上に左右対称に形成された３種類以上のゲー
ト電極対から構成される６個以上のＰチャネルＦＥＴと
、Ｐ領域上に左右対称に形成された３種類以上のゲート
電極対から構成される６個以上のＮチャネルＦＥＴとを
基本セルとするものである。
で、Ｎ領域上に左右対称に形成された３種類以上のゲー
ト電極対から構成される６個以上のＰチャネルＦＥＴと
、Ｐ領域上に左右対称に形成された３種類以上のゲート
電極対から構成される６個以上のＮチャネルＦＥＴとを
基本セルとするものである。
１個の基本セル内で組み合わせて得られるＣＭＯ８の種
類は増加する。
類は増加する。
次に、本発明の第１の実施例によるゲートアレ一方式Ｌ
ＳＩについて第１図を参照して説明する。
ＳＩについて第１図を参照して説明する。
同図（ａ）は本実施例によるゲートアレ一方式ＬＳＩに
おける１個の基本セル１１を示している。
おける１個の基本セル１１を示している。
基本セル１１はＰチャネル領域１２とＮチャネル領域１
３とから構成されている。Ｐチャネル領域１２には６個
のＰチャネルＭＯ８ＦＥＴＱＩＩ〜Ｑ１６が形成されて
おり、Ｎチャネル領域１３には６個のＮチャネルＭＯ８
ＦＥＴＱ１７〜Ｑ２２が形成されている。
３とから構成されている。Ｐチャネル領域１２には６個
のＰチャネルＭＯ８ＦＥＴＱＩＩ〜Ｑ１６が形成されて
おり、Ｎチャネル領域１３には６個のＮチャネルＭＯ８
ＦＥＴＱ１７〜Ｑ２２が形成されている。
すなわち、Ｐチャネル領域１２においては、Ｎ領域１４
上に３種類のゲート電極対１５〜１７がそれぞれ左右対
称にポリシリコンによって形成されている。ゲート電極
対１５ａ、ｂはこれらのうちで最も大きいゲート幅を有
し、ゲート電極対１６ａ、ｂはゲート電極対１５ａ、ｂ
より小さいゲート幅を有し、ゲート電極対１７ａ、ｂは
ゲート電極対１６ａ、ｂよりさらに小さいゲート幅を有
している。また、Ｎチャネル領域１３においても同様に
、Ｐ領域１８上に３種類のゲート電極対１９〜２１がそ
れぞれ左右対称にポリシリコンによって形成されている
。ゲート電極対１９ａ、ｂはこれらのうちで最も大きい
ゲート幅を有し、ゲート電極対２０ａ、ｂはゲート電極
対１９ａ、ｂより小さいゲート幅を有し、ゲート電極対
２１ａ。
上に３種類のゲート電極対１５〜１７がそれぞれ左右対
称にポリシリコンによって形成されている。ゲート電極
対１５ａ、ｂはこれらのうちで最も大きいゲート幅を有
し、ゲート電極対１６ａ、ｂはゲート電極対１５ａ、ｂ
より小さいゲート幅を有し、ゲート電極対１７ａ、ｂは
ゲート電極対１６ａ、ｂよりさらに小さいゲート幅を有
している。また、Ｎチャネル領域１３においても同様に
、Ｐ領域１８上に３種類のゲート電極対１９〜２１がそ
れぞれ左右対称にポリシリコンによって形成されている
。ゲート電極対１９ａ、ｂはこれらのうちで最も大きい
ゲート幅を有し、ゲート電極対２０ａ、ｂはゲート電極
対１９ａ、ｂより小さいゲート幅を有し、ゲート電極対
２１ａ。
ｂはゲート電極対２０ａ、ｂよりさらに小さいゲート幅
を有している。
を有している。
Ｎチャネル領域１３の横断面図は同図（ｂ）に示される
。Ｐ領域１８上には酸化膜２２が選択的に形成され、こ
の酸化膜２２上に各ゲート電極１９〜２１が形成されて
いる。各ゲート電極１９〜２１下のＰ領域１８には、Ｎ
チャネル層が形成されている。また、これら各Ｎチャネ
ル層の両側にはｎ＋領域２３が形成され、各ＭＯ８ＦＥ
ＴＱ１７〜Ｑ２２のドレイン領域およびソース領域が構
成されている。例えば、Ｑ１７について見ると、酸化膜
２２上に形成されたゲート電極１９ａと、このゲート電
極１９ａを挾む両側に形成されたｎ＋領域２３とにより
１個のＮチャネル形ＭＯ３ＦＥＴが構成されている。な
お、Ｎチャネル領域１３はフィールド酸化膜２４によっ
て囲まれている。Ｐチャネル領域１２におけるＭＯ８構
造は図示しないが、上記のＮチャネル領域１３における
構造と同様である。
。Ｐ領域１８上には酸化膜２２が選択的に形成され、こ
の酸化膜２２上に各ゲート電極１９〜２１が形成されて
いる。各ゲート電極１９〜２１下のＰ領域１８には、Ｎ
チャネル層が形成されている。また、これら各Ｎチャネ
ル層の両側にはｎ＋領域２３が形成され、各ＭＯ８ＦＥ
ＴＱ１７〜Ｑ２２のドレイン領域およびソース領域が構
成されている。例えば、Ｑ１７について見ると、酸化膜
２２上に形成されたゲート電極１９ａと、このゲート電
極１９ａを挾む両側に形成されたｎ＋領域２３とにより
１個のＮチャネル形ＭＯ３ＦＥＴが構成されている。な
お、Ｎチャネル領域１３はフィールド酸化膜２４によっ
て囲まれている。Ｐチャネル領域１２におけるＭＯ８構
造は図示しないが、上記のＮチャネル領域１３における
構造と同様である。
本実施例の基本セル１１によれば、各チャネル領域１２
．１３にゲート電極対がそれぞれ３種類形成され、合計
１２個のＭＯＳＦＥＴが設けられている。このため、各
ＭＯ３ＦＥＴを直列接続したり、並列接続したりするこ
とにより、種々の接続態様の０ＭＯ８が得られる。とこ
ろでＣＭＯＳは高レベル電位の信号が入力されるとＮチ
ャネル形ＭＯ３ＦＥＴがオンし、低レベル電位の信号か
入力されるとＰチャネル形ＭＯ８ＦＥＴがオンするが、
各チャネル形ＦＥＴのオン時に流れる電流は各ＦＥＴの
サイズによって異なる。すなわち、Ｐチャネル形ＦＥＴ
のサイズにより出力信号の立ち上がり時における電流駆
動能力が決定され、Ｎチャネル形ＦＥＴのサイズにより
出力信号の立ち下がり時における電流駆動能力が決定さ
れる。
．１３にゲート電極対がそれぞれ３種類形成され、合計
１２個のＭＯＳＦＥＴが設けられている。このため、各
ＭＯ３ＦＥＴを直列接続したり、並列接続したりするこ
とにより、種々の接続態様の０ＭＯ８が得られる。とこ
ろでＣＭＯＳは高レベル電位の信号が入力されるとＮチ
ャネル形ＭＯ３ＦＥＴがオンし、低レベル電位の信号か
入力されるとＰチャネル形ＭＯ８ＦＥＴがオンするが、
各チャネル形ＦＥＴのオン時に流れる電流は各ＦＥＴの
サイズによって異なる。すなわち、Ｐチャネル形ＦＥＴ
のサイズにより出力信号の立ち上がり時における電流駆
動能力が決定され、Ｎチャネル形ＦＥＴのサイズにより
出力信号の立ち下がり時における電流駆動能力が決定さ
れる。
本実施例のように種々の接続態様の０ＭＯ８が得られれ
ば、種々のサイズを有するＣＭＯＳを実現することが可
能になり、ＬＳＩに求められる特性に応じてきめ細かな
トランジスタ・サイズを備えたＣＭＯＳを実現すること
が可能になる。従って、本実施例によれば、Ｐチャネル
ＦＥＴ側、ＮチャネルＦＥＴ側の各ドライブ能力を細か
く調節することができ、基本セル１１を組み合わせて構
成されるインバータやＮＡＮＤゲートなどの論理セルは
そのサイズをきめ細かに選択することが可能になる。
ば、種々のサイズを有するＣＭＯＳを実現することが可
能になり、ＬＳＩに求められる特性に応じてきめ細かな
トランジスタ・サイズを備えたＣＭＯＳを実現すること
が可能になる。従って、本実施例によれば、Ｐチャネル
ＦＥＴ側、ＮチャネルＦＥＴ側の各ドライブ能力を細か
く調節することができ、基本セル１１を組み合わせて構
成されるインバータやＮＡＮＤゲートなどの論理セルは
そのサイズをきめ細かに選択することが可能になる。
第２図は本発明の第２の実施例によるゲートアレ一方式
ＬＳＩを示す。本実施例における基本セル３１は、Ｎ領
域上に左右対称に形成された５種類のゲート電極対から
構成される１０個のＰチャネルＦＥＴ３２と、Ｐ領域上
に左右対称に形成された５種類のゲート電極対から構成
される１０個のＮチャネルＦＥＴ３３とを備えている。
ＬＳＩを示す。本実施例における基本セル３１は、Ｎ領
域上に左右対称に形成された５種類のゲート電極対から
構成される１０個のＰチャネルＦＥＴ３２と、Ｐ領域上
に左右対称に形成された５種類のゲート電極対から構成
される１０個のＮチャネルＦＥＴ３３とを備えている。
この第２の実施例においても上記の第１の実施例と同様
な効果を奏し、きめ細かなトランジスタ・サイズを備え
た０ＭＯ８を実現することが出来る。
な効果を奏し、きめ細かなトランジスタ・サイズを備え
た０ＭＯ８を実現することが出来る。
以上説明したように本発明によれば、１個の基本セル内
で組み合わせて得られる０ＭＯ８の種類は増加する。こ
のため、種々のサイズを備えた０ＭＯ８が形成され、よ
り豊富な特性を備えたゲートアレ一方式ＬＳＩを提供す
ることが可能になる。
で組み合わせて得られる０ＭＯ８の種類は増加する。こ
のため、種々のサイズを備えた０ＭＯ８が形成され、よ
り豊富な特性を備えたゲートアレ一方式ＬＳＩを提供す
ることが可能になる。
は本発明の第２の実施例によるゲートアレ一方式ＬＳＩ
における基本セルの構成を示す平面図、第メ３図（ａ）
は従来のゲートアレ一方式ＬＳＩにおける基本セルの構
成を示す平面図、第３図（ｂ）は同図（ａ）に示された
基本セルのＮチャネル領域の横断面図である。
における基本セルの構成を示す平面図、第メ３図（ａ）
は従来のゲートアレ一方式ＬＳＩにおける基本セルの構
成を示す平面図、第３図（ｂ）は同図（ａ）に示された
基本セルのＮチャネル領域の横断面図である。
１１・・・基本セル、１２・・・Ｐチャネル領域、１３
・・・Ｎチャネル領域、１４・・・Ｎ領域、１５〜１７
．１９〜２１・・・左右対称形状のゲート電極対、１８
・・・Ｐ領域、Ｑ１１〜Ｑ１６・・・Ｐチャネル形ＭＯ
８ＦＥＴ、Ｑ１７〜Ｑ２２・・・Ｎチャネル形ＭＯＦＥ
Ｔ０
・・・Ｎチャネル領域、１４・・・Ｎ領域、１５〜１７
．１９〜２１・・・左右対称形状のゲート電極対、１８
・・・Ｐ領域、Ｑ１１〜Ｑ１６・・・Ｐチャネル形ＭＯ
８ＦＥＴ、Ｑ１７〜Ｑ２２・・・Ｎチャネル形ＭＯＦＥ
Ｔ０
第１図（ａ）は本発明の第１の実施例によるゲートアレ
一方式ＬＳＩにおける基本セルの構成を示す平面図、第
１図（ｂ）は同図（ａ）に示された基本セルのＮチャネ
ル領域の横断面図、第２図代理人弁理士 長谷用
芳 樹間 塩 １） 辰
也第１の実施例の横通 第１図 范２の炙施例の構造 第２図 従来の構蓮 第ろ図
一方式ＬＳＩにおける基本セルの構成を示す平面図、第
１図（ｂ）は同図（ａ）に示された基本セルのＮチャネ
ル領域の横断面図、第２図代理人弁理士 長谷用
芳 樹間 塩 １） 辰
也第１の実施例の横通 第１図 范２の炙施例の構造 第２図 従来の構蓮 第ろ図
Claims (1)
- 【特許請求の範囲】 Ｎ領域上に左右対称に形成された第１のゲート電極対
、前記Ｎ領域上に左右対称に形成され前記第１のゲート
電極対のゲート幅より小さいゲート幅を有する第２のゲ
ート電極対、および前記Ｎ領域上に左右対称に形成され
前記第２のゲート電極対のゲート幅よりさらに小さいゲ
ート幅を有する第３のゲート電極対を少なくとも備えて
構成される少なくとも６個のＰチャネルＦＥＴと、 Ｐ領域上に左右対称に形成された第４のゲート電極対、
前記Ｐ領域上に左右対称に形成され前記第４のゲート電
極対のゲート幅より小さいゲート幅を有する第５のゲー
ト電極対、および前記Ｐ領域上に左右対称に形成され前
記第５のゲート電極対のゲート幅よりさらに小さいゲー
ト幅を有する第６のゲート電極対を少なくとも備えて構
成される少なくとも６個のＮチャネルＦＥＴと を基本セルとすることを特徴とするゲートアレー方式Ｌ
ＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205479A JPH0491455A (ja) | 1990-08-02 | 1990-08-02 | ゲートアレー方式ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205479A JPH0491455A (ja) | 1990-08-02 | 1990-08-02 | ゲートアレー方式ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491455A true JPH0491455A (ja) | 1992-03-24 |
Family
ID=16507537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205479A Pending JPH0491455A (ja) | 1990-08-02 | 1990-08-02 | ゲートアレー方式ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198117B1 (en) | 1996-02-28 | 2001-03-06 | Nec Corporation | Transistor having main cell and sub-cells |
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1990
- 1990-08-02 JP JP2205479A patent/JPH0491455A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198117B1 (en) | 1996-02-28 | 2001-03-06 | Nec Corporation | Transistor having main cell and sub-cells |
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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