JP2687490B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JP2687490B2 JP2687490B2 JP63258507A JP25850788A JP2687490B2 JP 2687490 B2 JP2687490 B2 JP 2687490B2 JP 63258507 A JP63258507 A JP 63258507A JP 25850788 A JP25850788 A JP 25850788A JP 2687490 B2 JP2687490 B2 JP 2687490B2
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 230000005855 radiation Effects 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路に関し、特に耐放射線構造のMO
S型の論理集積回路に関する。
S型の論理集積回路に関する。
〔従来の技術〕 近年、半導体集積回路は宇宙空間や原子炉周辺などで
使用される機会が増加している。
使用される機会が増加している。
このような環境下で用いられる論理集積回路は、種々
の放射線損傷を受けて短時間のうちに特性劣化を起こ
し、論理集積回路の機能が消失する。
の放射線損傷を受けて短時間のうちに特性劣化を起こ
し、論理集積回路の機能が消失する。
例えばMOSトランジスタの放射線による特性劣化とし
ては、フィールド酸化膜などの厚いシリコン酸化膜の内
部に発生した正電荷の蓄積に起因するトランジスタ間、
又はトランジスタ内の漏れ電流の増大がよく知られてい
る。
ては、フィールド酸化膜などの厚いシリコン酸化膜の内
部に発生した正電荷の蓄積に起因するトランジスタ間、
又はトランジスタ内の漏れ電流の増大がよく知られてい
る。
論理集積回路には、一般に複数入力のNAND回路が多く
用いられている。
用いられている。
第３図（ａ）及び（ｂ）は従来の論理集積回路の一例
の２入力NAND回路の回路図及び配置図である。
の２入力NAND回路の回路図及び配置図である。
第３図（ａ）の点線に示すように、２入力NAND回路
は、二つの入力端T1及びT2にゲートG1,G2がそれぞれ接
続する二つのｎチャネルトランジスタqn1及びqn2を節点
Ｎを介して直列接続した縦積ｎチャネルMOSトランジス
タ1aを有し、出力端T0に接続する第１のｎチャネルトラ
ンジスタqn1のドレインとドレイン電圧VDDのドレイン電
源端との間にそれぞれのゲートが対応するｎチャネルト
ランジスタのゲートG1及びG2に接続するｐチャネルトラ
ンジスタQP1及びQP2を並列に接続して構成されている。
は、二つの入力端T1及びT2にゲートG1,G2がそれぞれ接
続する二つのｎチャネルトランジスタqn1及びqn2を節点
Ｎを介して直列接続した縦積ｎチャネルMOSトランジス
タ1aを有し、出力端T0に接続する第１のｎチャネルトラ
ンジスタqn1のドレインとドレイン電圧VDDのドレイン電
源端との間にそれぞれのゲートが対応するｎチャネルト
ランジスタのゲートG1及びG2に接続するｐチャネルトラ
ンジスタQP1及びQP2を並列に接続して構成されている。
第３図（ｂ）に示すように、第３図（ａ）の等価回路
を有する論理集積回路は、半導体基板の一主面に第１及
び第２のｐチャネルトランジスタQP1及びQP2と、ドレイ
ンd1及びソースs2が節点Ｎに対応してn+領域を共有して
直列接続された第１及び第２のｎチャネルトランジスタ
qn1及びqn2をチャネルストッパCSaで囲まれた縦積ｎチ
ャネルMOSトランジスタ1aを含んで配置されている。
を有する論理集積回路は、半導体基板の一主面に第１及
び第２のｐチャネルトランジスタQP1及びQP2と、ドレイ
ンd1及びソースs2が節点Ｎに対応してn+領域を共有して
直列接続された第１及び第２のｎチャネルトランジスタ
qn1及びqn2をチャネルストッパCSaで囲まれた縦積ｎチ
ャネルMOSトランジスタ1aを含んで配置されている。
第１及び第２のゲートG1及びG2は入力端T1及びT2とそ
れぞれ節点N3及びN4を介して配線層lg3及びlg4で接続さ
れている。
れぞれ節点N3及びN4を介して配線層lg3及びlg4で接続さ
れている。
第４図（ａ）〜（ｃ）は第３図の第１のｎチャネルト
ランジスタの平面模式図,A−Ａ′線及びＢ−Ｂ′線断面
模式図である。
ランジスタの平面模式図,A−Ａ′線及びＢ−Ｂ′線断面
模式図である。
第４図（ａ）に示すように、第１のｎチャネルトラン
ジスタqn1は、第１のゲートG1を挟んで第１のソース領
域s1及びドレイン領域d1を有している。
ジスタqn1は、第１のゲートG1を挟んで第１のソース領
域s1及びドレイン領域d1を有している。
第４図（ｂ）に示すように、ゲート酸化膜３の表面に
設けられた第１のゲートG1の下のｐウェル５はソースs1
及びドレインd1に挟まれたｎチャネル形成領域となって
おり、第４図（ｃ）に示すように、ゲートG1の両端はフ
ィールド酸化膜２とゲート酸化膜３との境界線迄であ
り、フィールド酸化膜２の上に網線で示すゲート引出線
glの真下にはｎチャネル領域が無いのでゲート作用はな
い。
設けられた第１のゲートG1の下のｐウェル５はソースs1
及びドレインd1に挟まれたｎチャネル形成領域となって
おり、第４図（ｃ）に示すように、ゲートG1の両端はフ
ィールド酸化膜２とゲート酸化膜３との境界線迄であ
り、フィールド酸化膜２の上に網線で示すゲート引出線
glの真下にはｎチャネル領域が無いのでゲート作用はな
い。
上述した従来の論理集積回路は、放射線照射を受けた
場合に、縦積ｎチャネルMOSトランジスタのフィールド
酸化膜の周縁真下のｐウェル内に正電荷の蓄積に対応す
る反転層が生じるので、ソース・ドレイン間の漏れ電流
が増大し回路動作しなくなるという問題があった。
場合に、縦積ｎチャネルMOSトランジスタのフィールド
酸化膜の周縁真下のｐウェル内に正電荷の蓄積に対応す
る反転層が生じるので、ソース・ドレイン間の漏れ電流
が増大し回路動作しなくなるという問題があった。
すなわち、第４図に示すように、縦積ｎチャネルトラ
ンジスタ1aが上面から放射線Ｒの照射を受けると、フィ
ールド酸化膜２の内部に正孔蓄積層Ｈが発生し、その下
のｐウェル５の上層に反転層を生じるが、特にゲート酸
化膜３との境界線周縁の反転層Ｅは、第４図（ｃ）に示
す奥のソース領域s1に手前のドレイン領域d1から漏れ電
流ilを103倍も増加させることがある。
ンジスタ1aが上面から放射線Ｒの照射を受けると、フィ
ールド酸化膜２の内部に正孔蓄積層Ｈが発生し、その下
のｐウェル５の上層に反転層を生じるが、特にゲート酸
化膜３との境界線周縁の反転層Ｅは、第４図（ｃ）に示
す奥のソース領域s1に手前のドレイン領域d1から漏れ電
流ilを103倍も増加させることがある。
なお、ゲート酸化膜３は薄いのでこの現象は無視でき
る。
る。
本発明の目的は、耐放射線の論理集積回路を提供する
ことにある。
ことにある。
〔課題を解決するための手段〕 本発明の論理集積回路は、半導体基板の一主面に形成
された複数のｎチャネルトランジスタを直列接続した縦
積ｎチャネルMOSトランジスタを有する論理集積回路に
おいて、前記各ｎチャネルトランジスタのソース領域が
表面のループ型のゲート電極を介してドレイン領域を囲
んで設けられ、該ドレイン領域が次段のｎチャネルトラ
ンジスタのソース領域に表面に配線層を介して接続さ
れ、かつ前記各ｎチャネルトランジスタの間にはチャネ
ルストッパが設けられて構成されている。
された複数のｎチャネルトランジスタを直列接続した縦
積ｎチャネルMOSトランジスタを有する論理集積回路に
おいて、前記各ｎチャネルトランジスタのソース領域が
表面のループ型のゲート電極を介してドレイン領域を囲
んで設けられ、該ドレイン領域が次段のｎチャネルトラ
ンジスタのソース領域に表面に配線層を介して接続さ
れ、かつ前記各ｎチャネルトランジスタの間にはチャネ
ルストッパが設けられて構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の配置図、第２図（ａ）〜
（ｃ）は第１図の第１のｎチャネルトランジスタの平面
模式図,A−Ａ′線及びＢ−Ｂ′線断面模式図である。
（ｃ）は第１図の第１のｎチャネルトランジスタの平面
模式図,A−Ａ′線及びＢ−Ｂ′線断面模式図である。
第１図に示すように、２入力NAND回路は、縦積ｎチャ
ネルMOSトランジスタ１が1aと異る点以外は第３図の従
来の２入力NAND回路と同一である。
ネルMOSトランジスタ１が1aと異る点以外は第３図の従
来の２入力NAND回路と同一である。
縦積ｎチャネルMOSトランジスタ１は、ソース領域s1
及びs2がゲート酸化膜３上のループ型ゲートGl1,Gl2を
介してそれぞれドレイン領域D1及びD2を囲んでいる。
及びs2がゲート酸化膜３上のループ型ゲートGl1,Gl2を
介してそれぞれドレイン領域D1及びD2を囲んでいる。
第１のｎチャネルトランジスタQn1と、同一構成の第
２のｎチャネルトランジスタQn2と、両トランジスタQn1
及びQn2間のｐウェル５間に分離用のp+領域の中間チャ
ネルストッパCSIを設け、全周囲は従来と同様にチャネ
ルストッパCSで囲んでいる。
２のｎチャネルトランジスタQn2と、両トランジスタQn1
及びQn2間のｐウェル５間に分離用のp+領域の中間チャ
ネルストッパCSIを設け、全周囲は従来と同様にチャネ
ルストッパCSで囲んでいる。
配線層lNは、第１のドレイン領域D1と第２のソース領
域S2とを接続している。
域S2とを接続している。
第２図（ａ）及び（ｂ）に示すように、ゲート酸化膜
３の上の第１のループ型ゲートGl1と節点N1との間の網
部は、その下が二つの第１のソース領域S1に挟まれたｐ
ウェル５の表面となっているので、単なるゲート引出部
GLである。
３の上の第１のループ型ゲートGl1と節点N1との間の網
部は、その下が二つの第１のソース領域S1に挟まれたｐ
ウェル５の表面となっているので、単なるゲート引出部
GLである。
従って、この２入力NAND回路に強い放射線Ｒを照射し
て、ゲート酸化膜３とフィールド酸化膜２の境界線周縁
下のｐウェル５上層に点線で囲む反転層Ｅが生じたとし
ても、ドレイン・ソース間のｎチャネル層はループ型ゲ
ートGl1の下で反転層Ｅと離れており、かつゲート酸化
膜３は薄いので元来正孔蓄積が少ないので、漏れ電流の
増加は生じない。
て、ゲート酸化膜３とフィールド酸化膜２の境界線周縁
下のｐウェル５上層に点線で囲む反転層Ｅが生じたとし
ても、ドレイン・ソース間のｎチャネル層はループ型ゲ
ートGl1の下で反転層Ｅと離れており、かつゲート酸化
膜３は薄いので元来正孔蓄積が少ないので、漏れ電流の
増加は生じない。
また、中間チャネルストッパCS1及び従来と同様のチ
ャネルストッパCSはフィールド酸化膜２の下層に生じる
反転層によるトランジスタ間の漏れ電流を遮断する。
ャネルストッパCSはフィールド酸化膜２の下層に生じる
反転層によるトランジスタ間の漏れ電流を遮断する。
例えば、本実施例の２入力NAND回路が１×106RADとい
う高放射線量にさらされた場合、漏れ電流は１μＡ以下
に抑えられ、従来の1mA程度の大きな漏れ電流に対して
著しく低減する効果がある。
う高放射線量にさらされた場合、漏れ電流は１μＡ以下
に抑えられ、従来の1mA程度の大きな漏れ電流に対して
著しく低減する効果がある。
また、本実施例では、２入力NAN回路について記述し
たが、ｍ個のｎチャネルトランジスタを縦積にしたｍ入
力NAND回路に適用してもよい。
たが、ｍ個のｎチャネルトランジスタを縦積にしたｍ入
力NAND回路に適用してもよい。
〔発明の効果〕 以上の説明したように本発明は、縦積ｎチャネルMOS
トランジスタのトランジスタ内の実効ゲート領域をフィ
ールド酸化膜から離すループ型ゲートと、各トランジス
タ間にチャネルストッパを設けることにより、放射線照
射によっても漏れ電流増加が起らないという効果があ
り、放射線環境でも使用できる論理集積回路が得られ
る。
トランジスタのトランジスタ内の実効ゲート領域をフィ
ールド酸化膜から離すループ型ゲートと、各トランジス
タ間にチャネルストッパを設けることにより、放射線照
射によっても漏れ電流増加が起らないという効果があ
り、放射線環境でも使用できる論理集積回路が得られ
る。
第１図は本発明の一実施例の配置図、第２図（ａ）〜
（ｃ）は第１図の第１のｎチャネルトランジスタの平面
模式図,A−Ａ′線及びＢ−Ｂ′線断面模式図、第３図
（ａ）及び（ｂ）は従来の論理集積回路の一例の２入力
NAND回路の回路図及び配置図、第４図（ａ）〜（ｃ）は
第３図の第１のｎチャネルトランジスタの平面模式図,A
−Ａ′線及びＢ−Ｂ′線断面模式図である。 １……縦積ｎチャネルMOSトランジスタ、２……フィー
ルド酸化膜、３……ゲート酸化膜、CSI……中間チャネ
ルストッパ、D1……第１のドレイン領域、Cl1……第１
のループ型ゲート、Qn1,Qn2……第１及び第２のｎチャ
ネルトランジスタ、S1,S2……第１及び第２のソース領
域、lN……配線層。
（ｃ）は第１図の第１のｎチャネルトランジスタの平面
模式図,A−Ａ′線及びＢ−Ｂ′線断面模式図、第３図
（ａ）及び（ｂ）は従来の論理集積回路の一例の２入力
NAND回路の回路図及び配置図、第４図（ａ）〜（ｃ）は
第３図の第１のｎチャネルトランジスタの平面模式図,A
−Ａ′線及びＢ−Ｂ′線断面模式図である。 １……縦積ｎチャネルMOSトランジスタ、２……フィー
ルド酸化膜、３……ゲート酸化膜、CSI……中間チャネ
ルストッパ、D1……第１のドレイン領域、Cl1……第１
のループ型ゲート、Qn1,Qn2……第１及び第２のｎチャ
ネルトランジスタ、S1,S2……第１及び第２のソース領
域、lN……配線層。
Claims (1)
- 【請求項１】半導体基板の一主面に形成された複数のｎ
チャネルトランジスタを直列接続した縦積ｎチャネルMO
Sトランジスタを有する論理集積回路において、前記各
ｎチャネルトランジスタのソース領域が表面のループ型
のゲート電極を介してドレイン領域を囲んで設けられ、
該ドレイン領域が次段のｎチャネルトランジスタのソー
ス領域に表面の配線層を介して接続され、かつ前記各ｎ
チャネルトランジスタの間にはチャネルストッパが設け
られていることを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258507A JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258507A JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105579A JPH02105579A (ja) | 1990-04-18 |
| JP2687490B2 true JP2687490B2 (ja) | 1997-12-08 |
Family
ID=17321170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258507A Expired - Lifetime JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687490B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720783B2 (ja) * | 1993-12-29 | 1998-03-04 | 日本電気株式会社 | 半導体集積回路 |
| US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
| JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
-
1988
- 1988-10-14 JP JP63258507A patent/JP2687490B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105579A (ja) | 1990-04-18 |
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