JPH0534832B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はCMOK（相補型MOS）半導体を用い
たゲート・アレイにおいて、基板上にマトリクス
状に配置される基本セルの構造に関するものであ
る。

（従来の技術） 従来この種の装置は、第８図に示すごとく、２
のＰ型ソースドレイン領域、および、５のＮ型ソ
ースドレイン領域に３のポリシリコン領域が横切
る形となつた基本セルを、半導体基板状にマトリ
クス状に配置していた。この場合、１０はＮ型の
チヤンネルストツパー領域、１１はＰ型のチヤン
ネルストツパー領域、１６はＰウエルである。
７，７ａ，７ｂは、１層目の金属配線であり、６
は、金属配線と、ポリシリコンおよびＰ型、Ｎ型
のソースドレイン領域とを結びつけるコンタクト
である。

第８図の金属配線で、７ａはプラス側の電源ラ
イン、７ｂはマイナス側の電源ラインである。中
央のＰ型トランジスタは直列に、Ｎ型トランジス
タは並列に、金属配線によつて結びつけられてい
る。

第４図は、第８図と等価なトランジスタ回路図
である。この図からわかるように、第８図は、２
入力NORゲートを構成するように配線が行なわ
れたものである。

第８図において、基本セルの上辺におよび下辺
に横方向に走るポリシリコン３は、セル内を横切
つて信号を通過させるための信号線である。この
信号線は、例えば、第５図に示すセルＡからの端
子５０１と、セルＢからの端子５０２とを結ぶ場
合に、その間に配置されたセルＢを横切るような
使用方法に用いられる。従来技術は、以上のよう
な基本セルの構造が一般的であつたために、以下
のような問題点を有している。

第８図の横方向に対して電気信号が通る場
合、ポリシリコンの抵抗、および、ポリシリコ
ンＰ型またはＮ型のソース・ドレインとの容量
によつて、電気信号の伝播遅延時間を増加させ
るという欠点を有していた。

このため基本セルをマトリクス状に配置する
場合にも、その半導体装置が速い動作スピード
を要求する場合には、その回路規模に制約を受
けている。

電源ラインについて、その太さを一般の信号
ラインと同じ太さにすることは、金属配線の電
流容量の面から適当でない。

電源ラインに対して、基板コンタクトを基本
セル単位でとると、セルの面積が増大して集積
度を下げる。

第８図のように入力端子を電源ラインに落と
して使用する（これは一般には、たとえば１０
入力のNANDゲート回路の１つの端子をプラ
ス電源に落として９入力のNANDゲートとて
使用する場合である。これを行なうことにより
基本セル上に配線によつて作る論理機能ブロツ
クの種類を少なくすることができ、機能ブロツ
クのライブラリー管理を容易にすることができ
る）場合に、基本セル上に配線した論理機能ブ
ロツク（２入力NORゲート）をブラツクボツ
クスとして取り扱う、第６図のような取り扱い
が困難となり、入力端子の処理をブラツクボツ
クスの外で行なうことができなくなる。つまり
基本セル上の配線をブラツクボツクス化できな
かつた。

基本セルのソース・ドレイン周囲の基板また
はウエルに対する電源のコンタクトが十分では
なく、基板またはウエルの電位がトランジスタ
の動作により変動する恐れがあつた。

（発明が解決しようとする課題） 本発明は、上述した事情に鑑みてなされたもの
で、基本セルを構成するMOSトランジスタ
（FET）対のまわりに反対伝導型の高不純物濃度
領域を設けることにより、CMOS・ICをより高
集積、高信頼、高速にすることを実用しようとす
るものである。

（課題を解決するための手段） 本発明は、第１導電型の半導体基板に一方向に
列をなして形成される複数個の基本セル列を有し
てなる半導体装置において、前記基本セル例内の
各基本セルは、前記半導体基板内の第１導電型の
領域内に形成された第２導電型のソース・ドレイ
ン領域、ゲート電極配線を有する第１のトランジ
スタと、前記半導体基板内の第２導電型の領域内
に形成された第１導電型のソース・ドレイン領
域、ゲート電極配線を有する第２のトランジスタ
とを前記一方向と略直交する方向に隣接配置する
と共に、前記第１のトランジスタのゲート電極配
線と前記第２のトランジスタのゲート電極配線と
を結合してなり、前記基本セル列内の基本セル近
傍には、前記第１導電型の領域内に形成され、か
つ、前記第１のトランジスタのゲート電極配線の
直下領域を除くように、前記第１のトランジスタ
の３方向にそれぞれ配置される第１導電型の不純
物領域と、前記第２導電型の領域内に形成され、
かつ、前記第２のトランジスタのゲート電極配線
の直下領域を除くように、前記第２のトランジス
タの３方向にそれぞれ配置される第２導電型の不
純物領域とを有し、前記第１導電型の不純物領域
は前記一方向に配置された第１の電源線に接続さ
れ、前記第２導電型の不純物領域は前記一方向に
配置された第２の電源線に接続されてなることを
特徴とするものである。

（実施例） 第７図は、本発明の基本セルの平面図であり、
２はＰ型のソース・ドレイン領域、５はＮ型のソ
ース・ドレイン領域であり、３はポリシリコンで
ある。ソース・ドレイン領域２および５と、ポリ
シリコン３の交差部分はそれぞれＰチヤンネルお
よびＮチヤンネルのMOSトランジスタを形成し
ている。１はＮ型の高不純物濃度領域であり、４
はＰ型の高不純物濃度領域で、それぞれ、基本セ
ルのＰ型のソース・ドレイン領域２およびＮ型の
ソース・ドレイン領域５を３方向からとり囲んで
いる。１０はＮ型の、１１はＰ型のチヤンネルス
トツパー領域、１６はＰウエルである。

第１図は、第７図の上に配線を行なつた実施例
であり、等価回路は、第４図に示すように、２入
力NORゲートを構成するように配線が行なわれ
たものである。７，７ａ，７ｂは１層目の金属配
線、９は２層目の金属配線である。６は１層面の
金属配線と、Ｐ型およびＮ型のソースドレインお
よび高不純物濃度領域とを結びつけるコンタクト
であり、８は１層目の金属配線と、２層目の金属
配線を結びつけるスルーホールである。この２層
に金属配線により２入力NORゲートが構成され
ており、入力端子Ａ１はプラス電源線VDDに、
入力端子Ａ２はマイナス電源線VSSに接続され
るが、１層目の金属配線７および基本セルをとり
囲む高不純物濃度領域１または４を介して電源線
に接続されている。したがつて、高不純物濃度領
域１，４は電源電位に接続されているから、各基
板やウエルの電位変動を安定化させ、トランジス
タの誤動作を防止して、動作の安定化を図ること
ができる。

高不純物濃度領域１または４は、第７図に示さ
れているように、トランジスタ３方向に配置さ
れ、ゲート電極配線の直下領域には配置されてい
ない。すなわち、高不純物濃度領域１または４の
配置されていないところで、両方の領域のトラン
ジスタのゲート電極配線が結ばれている。

基本的にＡ１，Ａ２の入力端子は、基本セルが
左右対称であることから、電源線VDD，VSSの
２つを任意に選択できる。

第２図は、第１図のＰチヤンネルトランジスタ
を電源線VDD方向に見た断面図であり、第３図
は、第１図のＮチヤンネルトランジスタを電源線
VSS方向に見た場合の断面図である。図中の符
号で１〜１１および１６は第１図と同じものを意
味する。１２は酸化膜、１３はゲート酸化膜、１
４，１５は金属配線を絶縁するための絶縁膜であ
る。

第１図で２層目の金属配線９のうち、基本セル
の上下を横方向に走る金属配線は、第８図の基本
セルで説明した横方向に走るポリシリコンの配線
に相当するものである。また、第１図の実施例で
は、横方向に走る電気信号は、すべて２層目の金
属配線を用いている。

このような構造になつているため、第８図に示
す従来の基本セルのように、電気信号が横方向に
通過する場合でも、ポリシリコンをＰ型およびＮ
型のソースドレイン領域に通過させた時に生ずる
抵抗、容量による回路特性上の不利な信号の遅れ
を少なくすることができる。

電源ラインについは、第１図の実施例では、１
層目の金属配線と並列にプラス側はＮ型高不純物
濃度領域１を、マイナス側はＰ型高不純物濃度領
域４を持つているため、電源電流が増加した場合
には、この領域を使つてバイパスさせることもで
きる。このようにした場合には、電源用の１層目
の金属配線は、従来のように一般の信号ラインと
同じでよく、信号ラインよりも大きくする必要は
ない。したがつて、集積度を、より向上させるこ
とができる。

さらに、基本セルの上および下に横方向につき
ぬける２層目の金属配線の下で、１層目の電源ラ
インを、高濃度不純物領域１，４に接続すること
ができるため、換言すれば、基板に、基本セル単
位で電源線に接続することができるため、各基本
セル内のMOSトランジスタの基板電位の安定化、
およびCMOS特有のラツチアツプ対策が可能と
なり、ICをより高信頼化することができる。

次に、入力端子の処理について述べると、第１
図の基本セルは、第６図に示すように基本セル上
に作成した論理回路の、ブラツクボツクス化が可
能な構造になつている。第１図に示す実際のパタ
ーンをシンボル化すると、入力端子の処理をブラ
ツクボツクスの外側で行なつていることがわか
る。そしてこの外側の領域を配線領域と考えるこ
とによつて、IC全体の配線作業を、このブラツ
クボツクス間の結線作業に置き替えることが可能
となる。

（発明の効果） 以上説明したように、本発明によれば、第２導
電型のソース・ドレイン領域を有する第１トラン
ジスタと、第１導電型のソース・ドレイン領域を
有する第２のトランジスタにより構成した基本セ
ルを列をなして形成した半導体装置において、各
ソース・ドレイン領域とは反対導電型であつて、
基板またはウエルと同じ導電型の不純物領域を、
かかるソース・ドレイン領域を取り囲む３方向に
形成し、そこに電源電位を印加することにより、
各ソース・ドレイン領域が形成される基板または
ウエルの電位変動を安定化させ、トランジスタの
誤動作を防ぎ、動作の安定化を図ることができ、
高集積、高信頼、高速化、大規模化を可能にでき
る利点がある。

また、ゲート電極配線の直下領域に高不純物濃
度領域が配置されていないから、ゲート配線下
に、寄生トランジスタが発生することがなく、回
路動作を安定化させている。

【図面の簡単な説明】

第１図は、本発明の半導体装置の一実施例の基
本セル上に配線を施した平面図、第２図、第３図
は、その断面図、第４図は、第１図および第８図
の構成素子の接続方法を示す等価回路図、第５図
は、配線がセルの中を横方向に通過する場合の説
明図、第６図は、第１図の平面図をシンボル図に
した説明図、第７図は、本発明の半導体装置の基
本セルの一実施例の平面図、第８図は、従来の半
導体装置の平面図である。 １，４……高不純物濃度領域、２，５……ソー
ス・ドレイン領域、３……ポリシリコン、６……
コンタクト、７，７ａ，７ｂ……１層目の金属配
線、８……スルーホール、９……２層目の金属配
線、１０，１１……チヤンネルストツパー、１２
……酸化膜、１３……ゲート酸化膜、１４，１５
……絶縁膜、１６……ウエル。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板に一方向に列をなし
   て形成される複数個の基本セル列を有してなる半
   導体装置において、 前記基本セル列内の各基本セルは、前記半導体
   基板内の第１導電型の領域内に形成された第２導
   電型のソース・ドレイン領域、ゲート電極配線を
   有する第１のトランジスタと、前記半導体基板内
   の第２導電型の領域内に形成された第１導電型の
   ソース・ドレイン領域、ゲート電極配線を有する
   第２のトランジスタとを前記一方向と略直交する
   方向に隣接配置すると共に、前記第１のトランジ
   スタのゲート電極配線と前記第２のトランジスタ
   のゲート電極配線とを結合してなり、 前記基本セル列内の基本セル近傍には、前記第
   １導電型の領域内に形成され、かつ、前記第１の
   トランジスタのゲート電極配線の直下領域を除く
   ように、前記第１のトランジスタの３方向にそれ
   ぞれ配置される第１導電型の不純物領域と、前記
   第２導電型の領域内に形成され、かつ、前記第２
   のトランジスタのゲート電極配線の直下領域を除
   くように、前記第２のトランジスタの３方向にそ
   れぞれ配置される第２導電型の不純物領域とを有
   し、 前記第１導電型の不純物領域は前記一方向に配
   置された第１の電源線に接続され、前記第２導電
   型の不純物領域は前記一方向に配置された第２の
   電源線に接続されてなることを特徴とする半導体
   装置。