JPS6074647A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体集積回路装置に係り、特に相補型ＭＩＳ
）ランリスタを用いて構成されるゲートアレイ型半導体
大規模集積回路装置に関する。

ｃｂ）技術の背景 大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、且つ製造期
間を短縮するために、マスタスライス（ｍａｓｔｅｒ　
５ｌｉｃｅ）方式による大規模集積回路の製造が注目を
あびている。

マスタスライス方式とは、一つの半導体チップ中に基本
素子集合（通常複数のトランジスタや抵抗からなる基本
回路でベーシック・セル等と称する）を、予め大量に整
列形成しておき、開発品種に応じて準備した配線マスク
を用いて上記ベーシック・セル間を結合して所望の電気
回路動作を有する大規模集積回路を完成させる方法であ
る。このマスタスライス方式によれば、上記ベーシック
・セルは予め大量に形成されているので、品種開発の要
望が生じた時点で配線用のマスクのみを作ればよく、従
って開発期間は大幅に短縮される。又ベーシック・セル
は種々の大規模集積回路に共通して使用可能であるから
開発コストも低減される。

又この方式に於てはベーシック・セルの配置が標準化さ
れるので電子計算機による自動配置配線処理が有効に採
用され得る。

このように半導体チップ上にベーシック・セルを標準化
されたパターンで整列配置したものをゲートアレーと称
する。

このゲートアレーに於て、特に多用されるのは、消費電
力が小さく、そのため集積度の向上が簡単に行えるとい
う利点を持つ相補型ＭＩＳ）ランリスタによって、ベー
シック・セルを形成した相補型ＭＩＳゲートアレー（通
常代表してＣＭＯＳゲートアレーと呼ばれる）である。

（ｅ）　従来技術と問題点 第１図は相補型ＭＩＳゲートアレーに使用される一般的
なベーシック・セルの等価回路図を示したものである。

紋ベーシック・セルは２個のｐチャネル型ＭＩＳ）ラン
リスタＴＲＩ、ＴＲ２と、２個のｎチャネル型ＭＩＳ）
ランリスタＴＲ３，ＴＲ４からまる。そして同一チャネ
ル同士のトランジスタは、そのソース又はドレインの一
方を共有し、加えて異なるチャネル同士の２組のトラン
ジスタ対はゲートが共通接続されてなっている。

第２図は第１図に示したベーシック・セル（ＢＣ）の回
路構成を実現する不純物導入領域パターンとゲート電極
パターンを示した平面図で、図中１は例えば多結晶シリ
コン（ポリＳｉ）よ）なる第１のゲート電極配線層、２
け同じくポリＳｉよ）なる第２のゲート電極配線層、３
，４．５はｎチャネル型トランジスタのソース及びドレ
イン領域となるｎ中型領竣、６．７．８はｐチャネル型
トランジスタのソース及びドレイン領域となるｐ÷型領
領域９は島状ｐ型領域（ｐ型ウェル）、１ｏはｎ型Ｓｉ
基板を示している。

＃ＣＭＯＳゲートアレーに於ては、上記のようなベーシ
ック・セルが１個の半導体チップ上に列状にいわゆるア
レーとして配列される。ここで縦方向にベーシック・セ
ルを配列したとするとベーシック・セル１個ごとに横方
向の配線用空領域を確保せしめる。

又各セル列間にも、縦方向の配線用空領域を設ける。第
３図は上記半導体チップ上に於けるベーシック・セルの
配列を示したもので、図中１１はベーシック・セル、１
２は横方向の配線用空領域、１３は縦方向の配線用空領
域を示す。

なお上記配列に於て、ベーシック・セル１１は縦方向に
数十乃至数百段配設され、セル列は横方向に数十列必要
に応じて配設される。又通常横方向の配線用空領域１２
は配線が１〜４本程度設けられるような幅に形成され、
縦方向の配線用空領域１２け配線が１ｏ数本〜数１０本
程度設けられるよう々幅に形成される。

そして上記ゲートアレーに於て、通常縦方向の配ｇ！け
下層即ち１層目の配線により行われ、横方向の配線は上
層即ち２層目の配線にょシ行われるが、縦方向の配線に
は前記縦方向の配線用空領域１２のみでなく、ベーシッ
ク会セル１１の上部領域も用いられ、特に電源線（Ｖｔ
ｓ　、　Ｖｎｎ　）にはとの領域が割当てられる。

そのため従来構造に於ては、各横方向の配線用空領域１
２内にウェル若しくけ基板に対する配線のコンタクト領
域が設けられ、該コンタクト領域を介して各ベーシック
・セルに基板バイアス電源電圧が印加されていた。この
状態を模式的に示したのが第４図０）で、図中９はＣｐ
型）ウェル、１゜は（ｎ型Ｓ１基板）、１１はベーシッ
ク・セフに、、１２は横方向の配線用空領域、１３は縦
方向の配線用空領域、１４は（十型）ウェル用コンタク
　ト拡散領域、１５は（ｎ中型）基板用コンタクト拡散
領域、Ｖｓｓ及びＶｎｎは電源配線、Ｘ印はオーミック
接触部を示している。

従って該従来構造に於てけ、第４図（→に示す例えばＶ
ＳＳラインに沿ったＡ−Ａ矢視断面図から明らかなよう
に、上記コンタクト拡散領域１４及びその両側のソース
・ドレイン領域３及び５との間の分離絶縁膜１６ａ、１
６ｂによって横方向配線用空領域１２の幅が必要以上に
広くなシ、これによって該ＣＭＯＳゲートアレーの集積
度が低下するという問題があった。

又ＣＭＯ８は微細化され高集積化された場合、電源ノイ
ズが大きくなること及び寄生ｐｎｐ　）ランリスタの電
流増幅率が高くなることＫよってラッチアップ現象を起
こし易くなる。上記高不純物濃度のウェル用コンタクト
拡散領琥及び基板用コンタクト拡散領域は、寄生ｐｎｐ
　トランジスタのベース抵抗を減少させラッチ・アップ
を防止する効果を有するが、上記従来構造のようにこれ
らコンタクト拡散領域を横方向配線用空領域内に設けた
際には充分な効果が期待できないという問題がある。

（ｄ）　発明の目的 本発明は基板用コンタクト拡散領域とウェル用コンタク
ト拡散領域を対になっているｎチャネルＭＩＳトランジ
スタとｐチャネルＭＩＳ）ランリスタの間に配設してな
る相補型ＭＩＳゲートアレーを提供するものであり、そ
の目的とするところは相補型ＭＩＳゲートアレーのラッ
チアップ現象に対する耐性を向上せしめ且つその集積度
を向上せしめるＫある。

（６）　発明の構成 即ち本発明は半導体集積回路装置に於て、−導電型半導
体基板上に形成されたソース領域成るいはドレイン領域
を共有する２個の反対導電型チャネルＭＩＳ）ランリス
タと、該半導体基板面の反対導電型ウェル上に形成され
たソース領琥成るいはドレイン領域を共有する２個の一
導電型チャネルＭＩＳ）ランリスタとを有し、該反対導
電型チャネルＭ工Ｓトランジスタに於ける一方のトラン
ジスタのゲート電極と該−導電型チャネルＭＩＳ）ラン
リスタに於ける一方のトランジスタのゲート電極及び該
反対導電型チャネルＭＩＳ）ランリスタに於ける他方の
トランジスタのゲート電極と該−４電チャネルＭＩＳト
ランジスタに於ける他方のトランジスタのゲート電極が
それぞれ共通接続され、更に該反対導電型チャネルＭＩ
Ｓ）ランジスメト−導電型チャネルＭＩＳ）ランリスタ
との間に介在する該半導体基板面とウェル面に、該半導
体基板面しくはウェルより高濃度の該半導体基板に対す
る一導電型コンタクト拡散領域及び該ウェルに対する反
対導電１型コンタクト拡散領域を有する基本素子集合に
よって構成され、且つ該半導体基板に対する一導［型コ
ンタクト拡散領域と該ウェルに対する反対導電型コンタ
クト拡散領域が異なる電源配線に接続されてかることを
特徴とする。

（ｆ）　発明の実施例 以下本発明を実施例について、第５図及び第６図に示す
本発明の半導体集積回路装置を構成する基本素子集合（
ベーシック争セル）に於ける異なる一実施例の上面図（
イ）、Ａ−Ａ矢視断面図（ロ）、Ｂ−Ｂ矢視断面図ｅう
、Ｃ−Ｃ矢視断面図に）、Ｄ−Ｄ矢視断面図（ホ）、Ｅ
−Ｅ矢視断面図（へ）、Ｆ’−Ｆ矢視断面図（ト）、第
７図に示すセル配置に於ける一実施例の模式上面図、及
び第８図に示す一回路構成例に於ける論理シンボル図皓
等価回路図（ロ）、セルパターンの模式上面図ｅうを用
いて詳細に説明する。

本発明の半導体集積回路装置を構成する基本素子集合（
以下ベーシック・セルと称する）の等価回路は第１図に
示した従来のＣＭＯＳゲートアレーに於けるベーシック
・セルと変り々い。

本発明は該ベーシック・セルに設けられる基板に対する
コンタクト拡散領域及びウェルに対するコンタクト拡散
領域の配設位置が従来と異っている。

第５図（イ）は、第１図に示したベーシック・セルの回
路構成を実現する本発明の一実施例に於ける不純物導入
頭切パターンとゲート電極パターンの上面図である。図
中、１は例えば多結晶シリコン（ポリ８１）からなる第
１のゲート電極配線層、ＬＡ、ＩＢ、ＩＣけ訪第１のゲ
ートの端子取出し部、２け同じくポリｓ１からなる第２
のゲート電極配線層、２Ａ、２Ｂ、２Ｃは該第２のゲー
トの端子取出し部である。又３，４．５はｎ＋型領領域
ｎチャネル型トランジスタのソース及ヒト°レイン領域
となる。

又、５．　７．　８はｐ＋型領領域ｐチャネル型トラン
ジスタのソース及びドレイン領域となる。そして９は前
記ｎチャネル型トランジスタＴＲ３，ＴＲ４が形成され
るｐ型ウェル、１０は前記ｐチャネル型トランジスタＴ
ＲＩ　、　ＴＲ２が形成されるｎ型シ１１コン（Ｓｔ　
）半導体基板で、１７ａ、１７ｂ、１７ｃは前記ｎ型Ｓ
１半導体基板１０に対するｎ＋＋コンタクト拡散領域、
１８ａ、１８ｂ、１８ｃは前記ｐ型ウェル９に対するｐ
＋＋コンタクト拡散領域を示している。

この図のように本発明に係るベーシック・セルに於ては
、半導体基板及びウェルに対するコンタクト拡散領域が
ｐチャネル型トランジスタ（ＴＲＩ　ｒＴＲ２）とｎチ
ャネル型トランジスタ（ＴＲ３、ＴＲ４）との間に介在
するｐ型ウェル９及びｎｆｉｓｉ半導体基板１０面のゲ
ート電極配線層１及び２の載設されない領域に例えば３
分割して形成される。

これによって前記第３図に示したように横方向に比べて
非常に多数のベーシック・セル１１が並べられる縦方向
のベーシック・セル間隔即ち横方向配線用空領域１２の
幅が、配線に必要な最小限度の幅に縮められるので、該
ベーシック・セルの縦方向の集積度は大幅に向上する。

なお本発明の構造に於てはベーシック・セルの横方向の
幅は僅かに増加するが、横方向に並べられるベーシック
・セルの列数は縦方向に並べられるベーシック・セルの
段数に比べて一般的にいって１桁程度少ないので、綜合
的に見てで該ゲートアレーの集積度は大幅に向上する。

第５図←）、ｆ→、←）、←）、（へ）、（ト）は、上
記ベーシック・セルのＡ−Ａ、　Ｂ−Ｂ、　Ｃ−Ｃ，Ｄ
−Ｄ、　Ｅ−Ｅ、Ｆ−Ｆ矢視断面を示したもので、図中
１６は分離酸化膜、１９はゲート酸化膜でその他の領域
は第５図（イ）と同記号で表わしである。そして第５図
０）、←）で明らかなように本発明のベーシック・セル
構造に於ては、ｎチャネル型トランジスタ（ＴＲ３，Ｔ
Ｒ４）とｐチャネル型トランジスタ（ＴＲ１゜ＴＲ２）
の間のｐ型ウェル９とｎ型Ｓ１半導体基板１０に高濃度
のｐ＋型コンタ多ト拡散領域１８ａ。

１８ｂ、１８ｃ及びｎ＋＋コンタクト拡散領域１７ａ、
１７ｂ、１７ｏがそれぞれ形成され、該ｎチャネル型ト
ランジスタとｐチャネル型トランジスタの間に介在する
半導体層（ｐ型ウェル及びｎ型基板によ多構成され寄生
バイポーラ・トランジスタのペースとなる）の抵抗が減
少するのでラッチアップ現象に対する耐性が向上する。

なお該実施例に於て、コンタクト拡散領域１７ａ。

１７ｂｌ　１７Ｃ及びｔｓａ、１８ｂ、１８ｅは分離酸
化膜１６に整合してイオン注入手段によ多形成され、且
つｎ型Ｓｔ半導体基板１０に対するｎ＋＋コンタクト拡
散領域１７　ａ、１７　ｂ、１７　ｃはｎチャネル型ト
ランジスタのソース・ドレイン領域３．　４．　５と同
時に形成され、又ｐ型ウェルに対するｐ＋＋コンタクト
拡散領域１８ａ、１８ｂ。

１８ｃｌｄｐチヤネル型トランジスタのソース・ドレイ
ン領域６．　７．　８と同時に形成される。

第６図はベーシック・セルに於ける他の一実施例を示し
たもので、（イ）は上面図、仲）、　Ｐｅ、に）、（ホ
）。

、（へ）、（ト）はＡ−Ａ、　Ｂ−Ｂ、　Ｃ−Ｃ，Ｄ−
Ｄ、　Ｅ　−Ｅ、Ｆ−Ｆ矢視断面をそれぞれ表わしてい
る。そしてこれらの図に於て各領域は、第５図と同じ記
号で示しである。

該実施例の前記実施例と異なる点は、コンタクト拡散領
域を整合作成するための分離絶縁膜を１個にまとめた（
前記実施例では３個）ことで、これによりゲート電極配
線層１，２とウェル９及び半導体基板１０との絶縁はゲ
ート酸化膜によってなされる（前記実施例では分離絶縁
膜によってなされる）が、絶縁耐力の点で特に問題はな
い。

この構造の方が、前記実施例よ抄コンタクト拡散領域１
７　ａ、１７　ｂ、１７　ｃ、１８　ａ、１８　ｂ。

１８ｃの面積が広く形成でき、電源配線とのコンタクト
面積も大きくなるという利点がある。

第７図は本発明のＣＭＯＳゲートアレー構造の大規模集
積回路に於けるチップ上面を模式的に示したものである
。同図に於て、２１は前記本発明の特徴を具備したベー
シック・セルである。

該ベーシック・セル２１の配列は従来と特に変らず、縦
方向に数十乃至数百膜配置され、横方向に数十列必要に
応じて配置される。又同図中３１は大規模集積回路の外
部とのインターフェース回路を形成する領域で、３２は
入出力電極パッドである。これらの配置は従来と特に変
シはない。即ち上記インターフェース回路形成領域には
従来通す前記ベーシック・セルによって構成される論理
回路の入出力バッファ回路（３−ステート・アウトプッ
ト・バッファ、トルーψアウトプット・バッファ、成る
いけトルー・インプット・バッファ等）を形成するのに
足シるだけのトランジスタや抵抗を有する。そして必要
に応じてこれらトランジスタや抵抗間を配線して所望の
バッファ回路を得る。彦お入出力電極バッド３２には一
般のリード細線が接続されて外部回路との接続がなされ
る。

第８図は本発明に係るベーシック・セルを用いて論理否
定積（ＮＡＮＤ）回路を構成する例を示しだもので、（
イ）は論理シンボル図、（ロ）は等価回路図、（つは配
線レイアウト説明用模式図である。

図中、ＡＩ　、、Ａ２　け入力、ＴＲＩ　、　ＴＲ２は
ｐチャネル型トランジスタ、ＴＲ３、ＴＲ４はｎチャネ
ル型トランジスタ、ＶＤｒｌは高電位電源、ｖ８８は低
電位電源、ＯＵＴは出力、１は第１のゲート電極配線層
、ＩＡ、ＩＢ、ＩＣ１ｄ：第１のゲートの端子取出し部
、２は第２のグー１？４極配線層、２Ａ、２Ｂ。

２Ｃは第２のゲートの端子取出し部、３．　４．　５は
ＴＲａ若しくけ’Ｉ’Ｒ４のソース・ドレインと々るｎ
中型領域、６．　７．　８はＴＲＩ若しくはＴＲ２のソ
ース・ドレインとがるｐ＋型領領域９はｐ型ウェル、１
゜はｎ型基板、１７ａ、１７ｂ、１７ｃはｎ＋＋基板コ
ンタクト拡散領域、１８　ａ、１８　ｂ、１８　ｃはｐ
＋型タウエルコンタクト拡散領域、ＬＡは縦方向に走る
下層即ち第１の配線層、ＬＢは横方向に走る上層即ち第
２の配線層、Ｘ印は各配線が絶縁膜の電極窓を通して半
導体基板若しくは不純物導入領域とオーミックに接触し
ている点、［相］印はＬＡとＬＢとが層間絶縁膜の開孔
（Ｖｉａ）を通して接続されている点を示している。

この図のように本発明に係るベージツタ・セルを用いて
回路を構成する際には、基板コンタクト拡散領域及びウ
ェルコンタクト拡散領域がそれぞれ所望の電源に配線接
続される。即ち該実施例ではｎ＋＋基板コンタクト拡散
領域１７ａ、１７ｂ。

１７ｃがＶＤＤに、ｐ＋＋ウェルコンタクト拡散領域１
８　ａ、１８　ｂ、１８　ｃがＶｓｓに配線接続される
。なお該実施例に於ては各コンタクト拡散領域は第１の
配線ＬＡを介してＶ８Ｂ配線若しくはＶＤＤ配線に接続
されているが、峡接続はＶ■配線及びＶｌ）Ｄ配線の側
方に突出領域を設け、該領域に於て直かに行っても良い
。又３個の基板コンタクト拡散領域及びウェルコンタク
ト拡散領域の総てを電源配線に接続せず、ある程度任意
性をもたせることによりそれなりのラッチアップ現象防
止効果を持たせることができて効率的々レイアウトが可
能となる。

（ｇ）　発明の詳細 な説明したように本発明によれは、マスタスライス方式
により大規模集積回路が形成される相補型ＭＩＳゲート
アレーに於て、半導体基板及びウェルのコンタクト拡散
領域がｐチャネル型トランジスタとれチャネル型トラン
ジスタの間に介在する半導体基板面及びウェル面に配設
される。従って横方向配線用空領域幅を配線に必要な最
小限の幅まで縮小できるので、ベーシック・セルの集積
度を大幅に向上せしめることができ、該集積回路の規模
が拡大される。又高濃度のコンタクト拡散領域がｐチャ
ネル型トランジスタとｎチャネル型トランジスタの間に
配設されることにょシ、これらトランジスタ間に形成さ
れる寄生バイポーラ・トランジスタのベース抵抗が減少
するので、該大規模集積回路のラッチアップ現象に対す
る耐性が・向上する。

【図面の簡単な説明】

第１図は相補型ＭＩＳゲートアレーに使用されるベーシ
ック・セルの等価回路図、第２図は該ベーシック・セル
の不純物導入領域及びゲート電極パターンを示す上面図
、第３図はチップ上のベーシック・セル配列図、第４図
は従来のベーシック争セルの上面図（イ）及び断面図（
→、第５図及び第６図は本発明のベーシック・セルに於
ける異なる実施例の上面図（イ）及び断面図（ロ）、　
ｅつ、に）、（ホ）、（へ）、（ト）、第７図はセル配
置に於ける一実施例の模式上面図で、第８図は一回路構
成例に於ける論理シンボル図（イ）２等価回路図←）及
びセルパターンの模式上面図Ｃうである。 図に於て、１及び２はゲート電極配線層、３，４゜５は
ｎ＋型領領域ソース・ドレイン）、６，７．８はｐ十型
領域（ソース・ドレイン）、９はｐ型ウェル、１０はｎ
型シリコン基板、１１はベーシック・セル、１２は横方
向配線用空領域、１３は縦方向配線用空領域、１６は分
離酸化膜、１７　ａ、１７ｂ。 １７ｃはｎ生型基板コンタクト拡散領域、１８ａ。 １８ｂ、１８ｃはｐ十型ウェル・コンタクト拡散領域、
１９はゲート酸化膜を示す。 １９− 躯ｌ　興 導２町 ０９ 臀３図 口＝コ　ロ＝コ　ロ＝コ 峯４４ 栖７酊 ９２ ＃′＆唄

Claims (1)

【特許請求の範囲】
1. 一導電糖半導体基板上に形成されたソース領域酸るいは
   ドレイン領域を共有する２個の反対導電型チャネルＭＩ
   Ｓ）ランリスタと、該半導体基板面の反対導電型ウェル
   上に形成されたソース領域酸るいはドレイン領域を共有
   する２個の一導電型チャネルＭＩ−Ｓトランジスタとを
   有し、該反対導電型チャネルＭＩＳ）ランリスタに於け
   る一方のトランジスタのゲート電１椿と該−導電型チャ
   ネルＭＩＳ）ランリスタに於ケる一方のトランジスタの
   ゲート電極、及び該反対導電型チャネルＭＩＳ）ランリ
   スタに於ける他方のトランジスタのゲート電極と該−導
   電型チャネル間工Ｓトランジスタに於ける他方のトラン
   ジスタのゲート電極がそれぞれ共通接続され、更に該反
   対導電型チャネルＭＩＳトランジスタと一導電型チャネ
   ルＭＩＳトランジスタとの間に介在する該半導体基板面
   とウェル面に該半導体基板面しくはウェルより高濃度の
   該半導体基板に対する一導電型コンタクト拡散領域及び
   該ウェルに対する反対導電型コンタクト拡散領域を有す
   る基本素子集合によって構成され、且つ該半導体基板に
   対する一導電型コンタクト拡散領域と該ウェルに対する
   反対導電型コンタクト拡散領域が異なる電源配線に接続
   されて々ることを特徴とする半導体集積回路装置。