JPS61256651A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61256651A JPS61256651A JP60097413A JP9741385A JPS61256651A JP S61256651 A JPS61256651 A JP S61256651A JP 60097413 A JP60097413 A JP 60097413A JP 9741385 A JP9741385 A JP 9741385A JP S61256651 A JPS61256651 A JP S61256651A
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- 239000000758 substrate Substances 0.000 claims abstract description 67
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明け、半導体集積回路装置に係り、特にそれに作
り込まれる相補形ＭＣ１８（ｃｙｏｓ）形式マスタース
ライス方式ゲートアレイの内部ゲートアレイの構成に関
するものである。
り込まれる相補形ＭＣ１８（ｃｙｏｓ）形式マスタース
ライス方式ゲートアレイの内部ゲートアレイの構成に関
するものである。
従来のゲートアイソレーション方式のｃｙｏｓ 形マス
タースライス方式ゲートアレイの内部ゲート領域の概要
平面図をインバータ回路を構成した場合を一例として第
４図に示す。第４図のマーｖ線及び■−■線における要
部断面図をそれぞれ第５図及び第６図に示す。図中、（
１１＃−ｔｎ形シリコン基板。
タースライス方式ゲートアレイの内部ゲート領域の概要
平面図をインバータ回路を構成した場合を一例として第
４図に示す。第４図のマーｖ線及び■−■線における要
部断面図をそれぞれ第５図及び第６図に示す。図中、（
１１＃−ｔｎ形シリコン基板。
＋２１ Ｆｉｎ 形シリコン基板［＋１の主面部の・一
部にｐ形不純物を拡散して形成されたｐ形つェル頭域、
（３）はｎ形シリコン基板（１１上にｐ形トランジスタ
を形成するｐ形トランジスタ形成領域、（４１はｐ形つ
ェル領域上にｎ形トランジスタを形成するｎ形トランジ
スタ形成領域、（５ａ）〜（５ｄ）は、ｐ形トランジス
タ形成領域（３）上に一定間隔で互いに平行となるよう
に形成されたｐ形トランジスタのソース領域またはドレ
イン領域となる＠ｌのｐ形拡散幀域、（８ａ）〜（６ｄ
）はｎ形トランジスタ形成領域（４１上にｐ形拡散領ｔ
（５ａ）〜（５ｉ）と対向し一定間隔で互いに平行と
なるように形成されたｎ形トランジスタのソース領域ま
たはドレイン領域となる第１のｎ形拡散領域、（９ａ）
〜（９ｆ）け第１のｐ形拡散＠城（５ａ） 〜（５ｉ
）相互間の上方および第１のｎ形拡散領域（６ａ）〜（
＋！ｋｌ）相互間の上方に配設されたポリシリコンゲー
ト、αηは第１の正電位の電源配線、（至）は第１の負
電位の電源配線、（至）はインバータ回路の入力に接続
される入力信号配線、α・けゲート接続用配線、α乃は
インバータ回路の出力に接続される第１の出力信号配線
、（至）はインバータ回路の出力に接続される第２の出
力信号配線、Ｑｌはコンタクトホール、曽はスルーホー
ル、＠けｐ形トランジスタ形成領域（３）およびｎ形ト
ランジスタ形成［域（４）中のポリシリコンゲー） （
９ａ）〜（９ｆ）の直下に形成されるゲート絶縁膜、（
至）はｐ形トランジスタ形成領域（３）およびｎ形トラ
ンジスタ形成領域（４１以外の領域に形成されるフィー
ルド絶・縁膜、（財）は第１の層間絶縁膜・（至）は第
２の層間絶縁膜、（ホ）は表面保護膜である。
部にｐ形不純物を拡散して形成されたｐ形つェル頭域、
（３）はｎ形シリコン基板（１１上にｐ形トランジスタ
を形成するｐ形トランジスタ形成領域、（４１はｐ形つ
ェル領域上にｎ形トランジスタを形成するｎ形トランジ
スタ形成領域、（５ａ）〜（５ｄ）は、ｐ形トランジス
タ形成領域（３）上に一定間隔で互いに平行となるよう
に形成されたｐ形トランジスタのソース領域またはドレ
イン領域となる＠ｌのｐ形拡散幀域、（８ａ）〜（６ｄ
）はｎ形トランジスタ形成領域（４１上にｐ形拡散領ｔ
（５ａ）〜（５ｉ）と対向し一定間隔で互いに平行と
なるように形成されたｎ形トランジスタのソース領域ま
たはドレイン領域となる第１のｎ形拡散領域、（９ａ）
〜（９ｆ）け第１のｐ形拡散＠城（５ａ） 〜（５ｉ
）相互間の上方および第１のｎ形拡散領域（６ａ）〜（
＋！ｋｌ）相互間の上方に配設されたポリシリコンゲー
ト、αηは第１の正電位の電源配線、（至）は第１の負
電位の電源配線、（至）はインバータ回路の入力に接続
される入力信号配線、α・けゲート接続用配線、α乃は
インバータ回路の出力に接続される第１の出力信号配線
、（至）はインバータ回路の出力に接続される第２の出
力信号配線、Ｑｌはコンタクトホール、曽はスルーホー
ル、＠けｐ形トランジスタ形成領域（３）およびｎ形ト
ランジスタ形成［域（４）中のポリシリコンゲー） （
９ａ）〜（９ｆ）の直下に形成されるゲート絶縁膜、（
至）はｐ形トランジスタ形成領域（３）およびｎ形トラ
ンジスタ形成領域（４１以外の領域に形成されるフィー
ルド絶・縁膜、（財）は第１の層間絶縁膜・（至）は第
２の層間絶縁膜、（ホ）は表面保護膜である。
次に動作について説明する。４！Ｊ！１４図に概要平面
図、第５図、第６図に要部断面図を示すような、従来の
ゲートアイソレーション方式の０ＭＯ８ｆｆｅマスター
スライス方式のゲートアレイでは、＠ｌの正電位電源配
線αη（以後、第１のｖＩＩＤ配線という）と第１のｐ
形拡散領域（５ａ）とをコンタクトホールα・をもって
接続し、第１の負電位電源配線斡（以後、第１の”８８
配線という）とＩｌｌのｎ形拡散頷＊ （６ａ）とをコ
ンタクトホールα・をもって接続し、入力信号配線（至
）とゲート接続用配線αＱとをスルーホール（ホ）をも
って接続し、ゲート接続用配線ａ・とポリシリコンゲー
） （９ａ）および（値）とをコンタクトホールＱ嗜を
もって接続し、第１の出力信号配線αηト９Ｆ、 ｌの
ｐ形拡散領域（５ｂ）とをコンタクトホールａ・をもっ
て接続し、′ｌＪ！Ｊ１の出力信号配線（ロ）と第１の
ｎ形拡散領域（６ｂ）とをコンタクトホールａ伜をもっ
て接続し、第１の出力信号配線αηと第２の出力信号配
線（至）とをスルーホール（イ）をもって接続する。こ
のように第１のｐ形拡散［域（５ａ）をソース領域、第
１のｐ形拡散領域（５ｂ）をドレイン領域、ポリシリコ
ンゲート（９Ｋ）をゲートとするｐ形トランジスタと第
１のｎ形拡散領域（ａ）をソース領域、第１のｎ形拡散
領域（６ｂ）をドレイン領域、ポリシリコンゲート（社
）をゲートとするｎＦＥｔ’う゛ンジスタとを上記のよ
うに接続することによりインバータ回路を構成し、さら
にポリシリコンゲート（９ｂ）および（９０）と第１の
ＶＤＤ配線（ロ）とをコンタクトホールα呻をもって接
続し、ポリシリコンゲー）（９ｅ）。
図、第５図、第６図に要部断面図を示すような、従来の
ゲートアイソレーション方式の０ＭＯ８ｆｆｅマスター
スライス方式のゲートアレイでは、＠ｌの正電位電源配
線αη（以後、第１のｖＩＩＤ配線という）と第１のｐ
形拡散領域（５ａ）とをコンタクトホールα・をもって
接続し、第１の負電位電源配線斡（以後、第１の”８８
配線という）とＩｌｌのｎ形拡散頷＊ （６ａ）とをコ
ンタクトホールα・をもって接続し、入力信号配線（至
）とゲート接続用配線αＱとをスルーホール（ホ）をも
って接続し、ゲート接続用配線ａ・とポリシリコンゲー
） （９ａ）および（値）とをコンタクトホールＱ嗜を
もって接続し、第１の出力信号配線αηト９Ｆ、 ｌの
ｐ形拡散領域（５ｂ）とをコンタクトホールａ・をもっ
て接続し、′ｌＪ！Ｊ１の出力信号配線（ロ）と第１の
ｎ形拡散領域（６ｂ）とをコンタクトホールａ伜をもっ
て接続し、第１の出力信号配線αηと第２の出力信号配
線（至）とをスルーホール（イ）をもって接続する。こ
のように第１のｐ形拡散［域（５ａ）をソース領域、第
１のｐ形拡散領域（５ｂ）をドレイン領域、ポリシリコ
ンゲート（９Ｋ）をゲートとするｐ形トランジスタと第
１のｎ形拡散領域（ａ）をソース領域、第１のｎ形拡散
領域（６ｂ）をドレイン領域、ポリシリコンゲート（社
）をゲートとするｎＦＥｔ’う゛ンジスタとを上記のよ
うに接続することによりインバータ回路を構成し、さら
にポリシリコンゲート（９ｂ）および（９０）と第１の
ＶＤＤ配線（ロ）とをコンタクトホールα呻をもって接
続し、ポリシリコンゲー）（９ｅ）。
および（９ｆ）と第１のＶＳＳ配線０３とをコンタクト
ホールＱφをもって接続することにより、インバータ回
路をｐ形トランジスタ形成鎖域（３）およびｎ形トラン
ジスタ形成領域（４）の他の部分と分離して使用してい
た。
ホールＱφをもって接続することにより、インバータ回
路をｐ形トランジスタ形成鎖域（３）およびｎ形トラン
ジスタ形成領域（４）の他の部分と分離して使用してい
た。
従来のゲートアイソレーション方式ＣＭｏθ形マスター
スライス方式ゲートアレイは以上のように構成されてい
るので、将来のＬＳＩの微細化に伴い、この構成で微細
化が行なわれた場合、ｖＤＤ配線と接続されたｐ膨拡ｌ
ｋ領域、ｎ形半導体基板、ｐ形つェル頭域で構成される
寄生ｐｎｐ ）ランジスタと’７８Ｂ配線と接続された
ｎ形拡散領域、ｐ形つェル頭域、ｎ形半導体基板で構成
される寄生ｎｐｎ ）ランジスタとで構成される寄生サ
イリスタが、上記ゲートアレイに加えられる電源、信号
のオーバーシュート、アンダーシュートや雑音等に起因
してターン・オンするラッチアップ現象を起こし易くな
る。上記ラッチアップ現象は機能の誤動作や半導体集積
回路装置の破壊を発生させ、半導体集積回路装置の信頼
性を著しく低下させる。上記゛構成において微細化され
てもラッチアップ現象を起こし難くシておく方法として
ＣＭＯ８形マスツマスタースライス方式ゲートアレイ方
法を変えて製造１稈においてラッチアップ現象を起こし
難くするという方法がある。しかし、製造方法を変える
と製造工程が増加し、製造コストが高くなるという問題
点があった。
スライス方式ゲートアレイは以上のように構成されてい
るので、将来のＬＳＩの微細化に伴い、この構成で微細
化が行なわれた場合、ｖＤＤ配線と接続されたｐ膨拡ｌ
ｋ領域、ｎ形半導体基板、ｐ形つェル頭域で構成される
寄生ｐｎｐ ）ランジスタと’７８Ｂ配線と接続された
ｎ形拡散領域、ｐ形つェル頭域、ｎ形半導体基板で構成
される寄生ｎｐｎ ）ランジスタとで構成される寄生サ
イリスタが、上記ゲートアレイに加えられる電源、信号
のオーバーシュート、アンダーシュートや雑音等に起因
してターン・オンするラッチアップ現象を起こし易くな
る。上記ラッチアップ現象は機能の誤動作や半導体集積
回路装置の破壊を発生させ、半導体集積回路装置の信頼
性を著しく低下させる。上記゛構成において微細化され
てもラッチアップ現象を起こし難くシておく方法として
ＣＭＯ８形マスツマスタースライス方式ゲートアレイ方
法を変えて製造１稈においてラッチアップ現象を起こし
難くするという方法がある。しかし、製造方法を変える
と製造工程が増加し、製造コストが高くなるという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので１． ＣＭＯ８形マスツマスタースライス方式
ゲートアレイ工程を変えることなく、すなわち製造コス
トを増加させることなく、微細化された場合でもラッチ
アップ現象を起こし難くしておくとともに、回路の配線
等の自由度を減少させることのないＣ！ＭＯＢ形マスタ
ースライス方式ゲートアレイ集積回路装置を得ることを
目的とする。
たもので１． ＣＭＯ８形マスツマスタースライス方式
ゲートアレイ工程を変えることなく、すなわち製造コス
トを増加させることなく、微細化された場合でもラッチ
アップ現象を起こし難くしておくとともに、回路の配線
等の自由度を減少させることのないＣ！ＭＯＢ形マスタ
ースライス方式ゲートアレイ集積回路装置を得ることを
目的とする。
Ｃ問題点を解決するための手段〕
この発明に係る（！ＭＯ８形マスツマスターイス方式ゲ
ートアレイ集積回路装置け、半導体基板上に形成された
半導体基板と逆導電形のＭＯＥＩ形トランジスタ領域と
ウェル領域上に形成されたウェル領域と逆導電形のＭＯ
８形トランジスタ領域との間に、半導体基板上には半導
体基板と同一導電形の拡散領域を形成し、ウェル領域上
化はウェル領域と同一導電形の拡散領域を形成し、前記
半導体基板上に形成された半導体基板と同一導電形の拡
散領域と半導体基板に接続される電位の電源とを金属配
線で接続し、前記ウェル領域上に形成されたウェル領域
と同一導電形の拡散領域とウェル領域に接続される電位
の電源とを金属配線で接続し、前記半導体基板上に形成
された半導体基板と逆導電形のＭＯ８形トランジスタの
ゲートを前記ウェル領域と前記半導体基板上に形成され
た半導体基板と同一導電形の拡散領域との間にまで延在
させ、前記ウェル領域上に形成されたウェル領域と逆導
電形のＭＯＳ ｉ ）ランジスタのゲートを前記半導体
基板と前記ウェル領域上に形成されたウェル領域と同一
導電形の拡散領域との間にまで延在させたものである。
ートアレイ集積回路装置け、半導体基板上に形成された
半導体基板と逆導電形のＭＯＥＩ形トランジスタ領域と
ウェル領域上に形成されたウェル領域と逆導電形のＭＯ
８形トランジスタ領域との間に、半導体基板上には半導
体基板と同一導電形の拡散領域を形成し、ウェル領域上
化はウェル領域と同一導電形の拡散領域を形成し、前記
半導体基板上に形成された半導体基板と同一導電形の拡
散領域と半導体基板に接続される電位の電源とを金属配
線で接続し、前記ウェル領域上に形成されたウェル領域
と同一導電形の拡散領域とウェル領域に接続される電位
の電源とを金属配線で接続し、前記半導体基板上に形成
された半導体基板と逆導電形のＭＯ８形トランジスタの
ゲートを前記ウェル領域と前記半導体基板上に形成され
た半導体基板と同一導電形の拡散領域との間にまで延在
させ、前記ウェル領域上に形成されたウェル領域と逆導
電形のＭＯＳ ｉ ）ランジスタのゲートを前記半導体
基板と前記ウェル領域上に形成されたウェル領域と同一
導電形の拡散領域との間にまで延在させたものである。
この発明における０Ｍ０Ｂ形マスタ一スライス方式ゲー
トアレイ集積回路装置は、半導体基板とウェル領域との
境界と半導体基板上に形成された半導体基板と逆導電形
のトランジスタｆＲｔＪＲとの間に形成され、かつ半導
体基板に接続される電位の電源と金属配線により接続さ
れた半導体基板と同−導電形拡散領域と前記半導体基板
とウェル領域との境界とウェル領域上に形成されたウェ
ル領域と逆導電形のトランジスタ領域との間に形成され
、かつウェル領域に接続される電位の電源と金属配線に
より接続されたウェル領域と同一導電形の拡散＠暖によ
りＣＭＯＢ形マスツマスタースライス方式ゲートアレイ
集積回路装置化されてもラッチアップ現象を起こし難く
することができ、かつ前記半導体基板上に形成された半
導体基板と逆導電形のＭＯ８形トランジスタのゲートを
前記半導体基板とウェル領域の境界と前記半導体基板と
同一導電形の拡散領域との間にまで延在させ、前記ウェ
ル領域上に形成されたウェルと逆導電形のＭＯ８形トラ
ンジスタのゲートを前記半導体基板と前記ウェル領域上
に形成されたウェル領域と同一導電形の拡散領域との間
にまで延在させたことにより、回路の配線等の自由度を
減少させなくすることができる。
トアレイ集積回路装置は、半導体基板とウェル領域との
境界と半導体基板上に形成された半導体基板と逆導電形
のトランジスタｆＲｔＪＲとの間に形成され、かつ半導
体基板に接続される電位の電源と金属配線により接続さ
れた半導体基板と同−導電形拡散領域と前記半導体基板
とウェル領域との境界とウェル領域上に形成されたウェ
ル領域と逆導電形のトランジスタ領域との間に形成され
、かつウェル領域に接続される電位の電源と金属配線に
より接続されたウェル領域と同一導電形の拡散＠暖によ
りＣＭＯＢ形マスツマスタースライス方式ゲートアレイ
集積回路装置化されてもラッチアップ現象を起こし難く
することができ、かつ前記半導体基板上に形成された半
導体基板と逆導電形のＭＯ８形トランジスタのゲートを
前記半導体基板とウェル領域の境界と前記半導体基板と
同一導電形の拡散領域との間にまで延在させ、前記ウェ
ル領域上に形成されたウェルと逆導電形のＭＯ８形トラ
ンジスタのゲートを前記半導体基板と前記ウェル領域上
に形成されたウェル領域と同一導電形の拡散領域との間
にまで延在させたことにより、回路の配線等の自由度を
減少させなくすることができる。
第１図はこの発明の一実施例の概要平面図、第２図及び
＠３図けそねぞれ第１図の■−■線及び■−■線での要
部断面図で、前述の従来例と同一符号は同等部分を示し
、その説明は重複を避ける。
＠３図けそねぞれ第１図の■−■線及び■−■線での要
部断面図で、前述の従来例と同一符号は同等部分を示し
、その説明は重複を避ける。
図において、（７）けｐ彫トランジスタ形成頭域（３）
とｎ形トランジスタ形Ｆｆｔ領域（４）との間に第１の
ｐ形拡散頭域（５ａ）〜（工）と対向するように一定間
隔で互いに平行となるようにｎ形半導体基板ａ１）王に
形成された第２のｎ形拡散領域、（８）はｐ形トランジ
スタ形成領域（３）とｎ形トランジスタ形成領域（４）
との間に第１のｎ形拡散領域（６ａ）〜（６ｄ）と対向
するように一定間隔で互いに平行となるようにｐ形つェ
ル領域（２）上に形成された第２のｐ形拡散領域、（１
０ａ） 〜（１０ｃ） Ｌｔｉ第１のｐ形拡散領ｔＲ（
ａａ） 〜（ｑ）相互間の上方に配役さ？１タボリシリ
コンをｐ形つェル［＃ ｆ２１と第２のｎ形拡散頭嫂（
７）との間まで延在するように配設したポリシリコンゲ
ート、（１ｃｋｌ）〜（１０ｆ）に＠１のｎ形拡散領域
（６ａ） 〜（６ｄ）相互間の上方に配設されたポリシ
リコンをｎ形半導体基板（１１と第２のｐ形拡散頭域（
８）との間まで延在するように配設したポリシリコンゲ
ート、αの＃−ｊ％２のｎ形拡散領域（））と正電位電
源とを接続するための第２の正電位の電源配線、ａ＜け
第２のｐ形拡散領域（８）と負雷位電源を接続するため
の第２の負電位の電源配線、＠け第２のｎ形拡散領域（
７）相互間またけ′￥；２のｐ形拡散領域（８）相互間
で、かつポリシリコンゲート（ｌｏａ ）〜（１０ｆ
）の直下に形成されたゲート絶縁膜である。
とｎ形トランジスタ形Ｆｆｔ領域（４）との間に第１の
ｐ形拡散頭域（５ａ）〜（工）と対向するように一定間
隔で互いに平行となるようにｎ形半導体基板ａ１）王に
形成された第２のｎ形拡散領域、（８）はｐ形トランジ
スタ形成領域（３）とｎ形トランジスタ形成領域（４）
との間に第１のｎ形拡散領域（６ａ）〜（６ｄ）と対向
するように一定間隔で互いに平行となるようにｐ形つェ
ル領域（２）上に形成された第２のｐ形拡散領域、（１
０ａ） 〜（１０ｃ） Ｌｔｉ第１のｐ形拡散領ｔＲ（
ａａ） 〜（ｑ）相互間の上方に配役さ？１タボリシリ
コンをｐ形つェル［＃ ｆ２１と第２のｎ形拡散頭嫂（
７）との間まで延在するように配設したポリシリコンゲ
ート、（１ｃｋｌ）〜（１０ｆ）に＠１のｎ形拡散領域
（６ａ） 〜（６ｄ）相互間の上方に配設されたポリシ
リコンをｎ形半導体基板（１１と第２のｐ形拡散頭域（
８）との間まで延在するように配設したポリシリコンゲ
ート、αの＃−ｊ％２のｎ形拡散領域（））と正電位電
源とを接続するための第２の正電位の電源配線、ａ＜け
第２のｐ形拡散領域（８）と負雷位電源を接続するため
の第２の負電位の電源配線、＠け第２のｎ形拡散領域（
７）相互間またけ′￥；２のｐ形拡散領域（８）相互間
で、かつポリシリコンゲート（ｌｏａ ）〜（１０ｆ
）の直下に形成されたゲート絶縁膜である。
以下、実施例について説明する。このような本発明によ
るゲートアイソレーション方式の０ＭＯ８形マスタース
ライス方式のゲートアレイでは、ｐ形トランジスタ形成
領域（３）とｎ形トランジスタ形成領域（４）との間に
第１のｐ形拡散領域（５ａ）〜（社）と対向するように
一定間隔で互いに平行となるようにｎ形半導体基板１１
＋上に第２のｎ形拡散領域（７）を形成し、第２のｎ形
拡散領域（７）と第２の正電位電源配線（２）（以後、
第２ ”りＤ配線という）とをコンタクトホールＱ９−
をもって接続し、ｐ形トランジスタ形成領域（３）とｎ
形トランジスタ形成領域（４）との間に第１のｎ形拡散
頭域（６ａ）〜（６ｄ）と対向するように一定間隔で互
いに平行となるようにｐ形つェル領域（２）上に第２の
ｐ形拡散領域（８）ｔ−形成し、第２のｐ形拡散領域（
８）と第２の負電位電源配線α４１（以後、第２ ｖｓ
ｓ配線という）とをコンタクトホールａ９をもって接続
し、第１の正電位電源配線α１）（以後、第１ＶＤＤ配
線という）と第１のｐ形拡散領域（５ａ）とをコンタク
トホールＱ’Ｊをもって接続し、第１の負電位電源配線
０．１（以後、第１Ｖｓｓ配線という）と第１のｎ形拡
散領＊ （６ａ）とをコンタクトホールα９をもって接
続し、入力信号配線０９とゲート接続用配線α→とをス
ルーホール翰をもって接続し、第１のｐ形拡散領域（５
ａ）〜（５ｄ）相互間の上方に配設されたポリシリコン
をｐ形つェル頭域（２）と第２のｎ形拡散領域（７）と
の間まで延在させたポリシリコンゲー） （１０ａ）〜
（ｌｏｃ ）を配設し、第１のｎ形拡散領＃ （６ａ）
〜（６ｄ）相互間の上方に配設されたポリシリコンをｎ
形半導体基板（１１と第２のｐ形拡散領域（８）との間
まで延在させたポリシリコンゲート（Ｗ）〜（１０ｆ）
を配設し、ゲート接続用配線α・とポリシリコンゲート
（ｌＯａ）とを、第２のｎ形拡散領域（７）とｐ形トラ
ンジスタ形成領域（３）との間でコンタクトホールＱ伜
をもって接続し、前記とけ異なるゲート接続用配線αＯ
とポリシリコンゲー） （ｌｏａ）とをｐ形つェル頭［
ｆ２１と第２のｎ形拡散領域（７）との間でコンタクト
ホールＱｌ今もって接続し、ゲート接続用配線α・とポ
リシリコンゲート０Ｃｋｌ）とをｎ形半導体基板（１１
と＠２のｐ形拡散饋域（８）との間でコンタクトホール
Ｑ俤をもって接続し、第１のｐ形拡散頭嫂（５ｂ）と第
１の出力信号用配線αηとをコンタクトホールａ・をも
って接続し、第１のｎ形拡散領域（６ｂ）と前記とけ異
なる第１の出力信号用配線σカとをコンタクトホールα
・をもって接続し、第１のｐ形拡散頭域（５ｂ）と接続
さｔ１７：第１の出力信号用配線αηと第２の出力信号
用配線（至）とをスルーホール（ホ）をもって接続し、
第１のｎ形拡散頭域（６ｂ）と接続された第１の出力信
号用配線Ｑηとｇｇ２の出力信号用配線（至）とをスル
ーホール員をもって接続する。
るゲートアイソレーション方式の０ＭＯ８形マスタース
ライス方式のゲートアレイでは、ｐ形トランジスタ形成
領域（３）とｎ形トランジスタ形成領域（４）との間に
第１のｐ形拡散領域（５ａ）〜（社）と対向するように
一定間隔で互いに平行となるようにｎ形半導体基板１１
＋上に第２のｎ形拡散領域（７）を形成し、第２のｎ形
拡散領域（７）と第２の正電位電源配線（２）（以後、
第２ ”りＤ配線という）とをコンタクトホールＱ９−
をもって接続し、ｐ形トランジスタ形成領域（３）とｎ
形トランジスタ形成領域（４）との間に第１のｎ形拡散
頭域（６ａ）〜（６ｄ）と対向するように一定間隔で互
いに平行となるようにｐ形つェル領域（２）上に第２の
ｐ形拡散領域（８）ｔ−形成し、第２のｐ形拡散領域（
８）と第２の負電位電源配線α４１（以後、第２ ｖｓ
ｓ配線という）とをコンタクトホールａ９をもって接続
し、第１の正電位電源配線α１）（以後、第１ＶＤＤ配
線という）と第１のｐ形拡散領域（５ａ）とをコンタク
トホールＱ’Ｊをもって接続し、第１の負電位電源配線
０．１（以後、第１Ｖｓｓ配線という）と第１のｎ形拡
散領＊ （６ａ）とをコンタクトホールα９をもって接
続し、入力信号配線０９とゲート接続用配線α→とをス
ルーホール翰をもって接続し、第１のｐ形拡散領域（５
ａ）〜（５ｄ）相互間の上方に配設されたポリシリコン
をｐ形つェル頭域（２）と第２のｎ形拡散領域（７）と
の間まで延在させたポリシリコンゲー） （１０ａ）〜
（ｌｏｃ ）を配設し、第１のｎ形拡散領＃ （６ａ）
〜（６ｄ）相互間の上方に配設されたポリシリコンをｎ
形半導体基板（１１と第２のｐ形拡散領域（８）との間
まで延在させたポリシリコンゲート（Ｗ）〜（１０ｆ）
を配設し、ゲート接続用配線α・とポリシリコンゲート
（ｌＯａ）とを、第２のｎ形拡散領域（７）とｐ形トラ
ンジスタ形成領域（３）との間でコンタクトホールＱ伜
をもって接続し、前記とけ異なるゲート接続用配線αＯ
とポリシリコンゲー） （ｌｏａ）とをｐ形つェル頭［
ｆ２１と第２のｎ形拡散領域（７）との間でコンタクト
ホールＱｌ今もって接続し、ゲート接続用配線α・とポ
リシリコンゲート０Ｃｋｌ）とをｎ形半導体基板（１１
と＠２のｐ形拡散饋域（８）との間でコンタクトホール
Ｑ俤をもって接続し、第１のｐ形拡散頭嫂（５ｂ）と第
１の出力信号用配線αηとをコンタクトホールａ・をも
って接続し、第１のｎ形拡散領域（６ｂ）と前記とけ異
なる第１の出力信号用配線σカとをコンタクトホールα
・をもって接続し、第１のｐ形拡散頭域（５ｂ）と接続
さｔ１７：第１の出力信号用配線αηと第２の出力信号
用配線（至）とをスルーホール（ホ）をもって接続し、
第１のｎ形拡散頭域（６ｂ）と接続された第１の出力信
号用配線Ｑηとｇｇ２の出力信号用配線（至）とをスル
ーホール員をもって接続する。
このように、第１のｐ形拡散頭＃ （５ａ）をソース領
域、第１のｐ形拡散領域（５ｂ）をドレイン領域、ポリ
シリコンゲート（ｘｏａ）をゲートとするｐ形トランジ
スタと＠１のｎ形拡散領域（６ａ）をソース領域。
域、第１のｐ形拡散領域（５ｂ）をドレイン領域、ポリ
シリコンゲート（ｘｏａ）をゲートとするｐ形トランジ
スタと＠１のｎ形拡散領域（６ａ）をソース領域。
第１のｎ形拡散領域（−）をドレイン領域、ポリシリコ
ンゲート（ｌＱｉ）をゲートとするｎ形トランジスタと
を上記のように接続することによりインバータ回路を構
成し、さらにポリシリコンゲー） （ｌｏｂ）および（
１０ｃ）と第２ ＶＤＤ配線＠とをコンタクトホールα
９をもって接続し、ポリシリコンゲート（１０ｅ）およ
び（ｘｏｒ）と第２ ｖ８Ｂ配線α脣とをコンタクトホ
ールａ９をもって接続することにより、インバータ回路
をｐ形トランジスタ形成領域（３）およびｎ形トランジ
スタ形成饋ｔｉＨ４１の他の部分と分離して使用する。
ンゲート（ｌＱｉ）をゲートとするｎ形トランジスタと
を上記のように接続することによりインバータ回路を構
成し、さらにポリシリコンゲー） （ｌｏｂ）および（
１０ｃ）と第２ ＶＤＤ配線＠とをコンタクトホールα
９をもって接続し、ポリシリコンゲート（１０ｅ）およ
び（ｘｏｒ）と第２ ｖ８Ｂ配線α脣とをコンタクトホ
ールａ９をもって接続することにより、インバータ回路
をｐ形トランジスタ形成領域（３）およびｎ形トランジ
スタ形成饋ｔｉＨ４１の他の部分と分離して使用する。
第２ ＶＤＤ配線Ｏ２により正電位電源（以後、ＶＤＤ
という）と接続された第２のｎ形拡散＠ Ｍ （７１を
上記のように形成し、第２ ｖｓｓ配線ａ４Ｊにより負
電位電源（以後、Ｖ８Ｓという）と接続された第２のｐ
形拡散頗域（８）を上記のように形成することにより、
ＶＤＤに第１ｖＤＤ配線αυで接続された第１のｐ形拡
散領域（５ａ）と、ｎ形半導体基板（１１と、ｐ形つェ
ル頭［１２１と、ＶＢ２に第１ＶＢＢ配線（至）で接続
された第１のｎ形半導体領域（６ａ）とで構成される寄
生サイリスタに順方向にバイアスが加わった場合でも第
１のｎ形拡散領域（６ａ）からｐ形つェル頃域（２）へ
注入されたキャリアを＠２のｐ形拡散領域（８）で吸収
し、さらにｐ形つェル領域（２）へ注入されたキャリア
の一部がｎ形基板（１１に流れようとした場合も第２の
ｎ形拡散領域（７）でキャリアを吸収するので、第１の
ｐ形拡散領域（５ａ） 、 ｎ形半導体基板＋１１及び
ｐ形つェル領域（２）で構成される寄生ｐｎｐ トラン
ジスタがターン・オンするのを防止することができるの
で、寄生サイリスタがターン・オンされることが防止で
きる。従って、ラッチアップ現象灯発生しにくい構造に
なっている。
という）と接続された第２のｎ形拡散＠ Ｍ （７１を
上記のように形成し、第２ ｖｓｓ配線ａ４Ｊにより負
電位電源（以後、Ｖ８Ｓという）と接続された第２のｐ
形拡散頗域（８）を上記のように形成することにより、
ＶＤＤに第１ｖＤＤ配線αυで接続された第１のｐ形拡
散領域（５ａ）と、ｎ形半導体基板（１１と、ｐ形つェ
ル頭［１２１と、ＶＢ２に第１ＶＢＢ配線（至）で接続
された第１のｎ形半導体領域（６ａ）とで構成される寄
生サイリスタに順方向にバイアスが加わった場合でも第
１のｎ形拡散領域（６ａ）からｐ形つェル頃域（２）へ
注入されたキャリアを＠２のｐ形拡散領域（８）で吸収
し、さらにｐ形つェル領域（２）へ注入されたキャリア
の一部がｎ形基板（１１に流れようとした場合も第２の
ｎ形拡散領域（７）でキャリアを吸収するので、第１の
ｐ形拡散領域（５ａ） 、 ｎ形半導体基板＋１１及び
ｐ形つェル領域（２）で構成される寄生ｐｎｐ トラン
ジスタがターン・オンするのを防止することができるの
で、寄生サイリスタがターン・オンされることが防止で
きる。従って、ラッチアップ現象灯発生しにくい構造に
なっている。
さらＣζ、ポリシリコンゲートを従来の形状にしておい
た場合は＠ ２７１）！＋配線（２）と第２ Ｖｓｓ配
線α４が配設されているため、ポリシリンゲート相互を
ゲート接続用配線で接続することが非常に困難になり、
内部ゲート領域の配線の自由度を著しく減少させるが、
上記本発明の一実施例で述べたようにポリシリコンゲー
ト（１Ｏａ）〜（１０ｆ）を配役し、ｐ形トランジスタ
の場合＃−ｔ′ｌＪ！Ｊ２のｎ形拡散ＷＸ域（７）とｐ
形トランジスタ領域＋３１との間とｐ形つェル＠ ＊
（２１と第２のｎ形拡散領域（７）との間でポリシリコ
ンゲ−） （ＩＣｉａ） 〜（ｌｏｃ）とのコンタクト
をとることが可能な形状にポリシリコンゲートＣ１ｏ！
Ｌ’）〜（１０（りをすることにより、またｎ形トラン
ジスタの場合は第２のｐ形拡散頷Ｍ （Ｉｌｌとｎ形ト
ランジスタ形成頭域１４）との間とｎ形半導体基板（１
１と第２のｐ形拡散［Ｍ （８１との間でポリシリコン
ゲー） （１（Ｍ）〜（ｌｏｆ）とのコンタクトをとる
ことが可能な形状にポリシリコンゲート（Ｗ） 〜（１
０ｆ）をすることにより、前述のようなポリシリコンゲ
ート相互の配線は、ポリシリコンゲート（ｌｏａ）と（
立）との接続で示すように容易になされ、内部ゲート領
域の配線の自由度を減少させずにおくことができる。さ
らに、ポリシリコンゲート（ｌｏｂ）、 （ｌｏｃ）と
第２ ＶＤＤ配線（２）とを、第２ ＶＤＴＩ配線＠配
線形つェル領域（２）と第２のｎ形拡散領［（７１との
間のフンタクト位置まで延在させて接続し、ポリシリコ
ンゲート（ｌｏｅ）、 （１ｏｒ）と第２ ｖ８８配線
ａ◆とを第２ｖ８８配線響をｎ形半導体基板（１１と＠
２のｐ形拡散領域（８）との間のコンタクト位ｒａｍで
延在させて接続することにより、ポリシリコンゲートを
さらに延在させて分離用のコンタクトかとれるような形
状にすることなく、また配線の自由度を減少させること
なくインバータ回路をトランジスタ形成領域の他の部分
と分離することができる。
た場合は＠ ２７１）！＋配線（２）と第２ Ｖｓｓ配
線α４が配設されているため、ポリシリンゲート相互を
ゲート接続用配線で接続することが非常に困難になり、
内部ゲート領域の配線の自由度を著しく減少させるが、
上記本発明の一実施例で述べたようにポリシリコンゲー
ト（１Ｏａ）〜（１０ｆ）を配役し、ｐ形トランジスタ
の場合＃−ｔ′ｌＪ！Ｊ２のｎ形拡散ＷＸ域（７）とｐ
形トランジスタ領域＋３１との間とｐ形つェル＠ ＊
（２１と第２のｎ形拡散領域（７）との間でポリシリコ
ンゲ−） （ＩＣｉａ） 〜（ｌｏｃ）とのコンタクト
をとることが可能な形状にポリシリコンゲートＣ１ｏ！
Ｌ’）〜（１０（りをすることにより、またｎ形トラン
ジスタの場合は第２のｐ形拡散頷Ｍ （Ｉｌｌとｎ形ト
ランジスタ形成頭域１４）との間とｎ形半導体基板（１
１と第２のｐ形拡散［Ｍ （８１との間でポリシリコン
ゲー） （１（Ｍ）〜（ｌｏｆ）とのコンタクトをとる
ことが可能な形状にポリシリコンゲート（Ｗ） 〜（１
０ｆ）をすることにより、前述のようなポリシリコンゲ
ート相互の配線は、ポリシリコンゲート（ｌｏａ）と（
立）との接続で示すように容易になされ、内部ゲート領
域の配線の自由度を減少させずにおくことができる。さ
らに、ポリシリコンゲート（ｌｏｂ）、 （ｌｏｃ）と
第２ ＶＤＤ配線（２）とを、第２ ＶＤＴＩ配線＠配
線形つェル領域（２）と第２のｎ形拡散領［（７１との
間のフンタクト位置まで延在させて接続し、ポリシリコ
ンゲート（ｌｏｅ）、 （１ｏｒ）と第２ ｖ８８配線
ａ◆とを第２ｖ８８配線響をｎ形半導体基板（１１と＠
２のｐ形拡散領域（８）との間のコンタクト位ｒａｍで
延在させて接続することにより、ポリシリコンゲートを
さらに延在させて分離用のコンタクトかとれるような形
状にすることなく、また配線の自由度を減少させること
なくインバータ回路をトランジスタ形成領域の他の部分
と分離することができる。
なお、上記実施例ではインバータ回路を構成した場合を
示したが、インバータ回路以外のどのような回路を構成
した場合でもよい。
示したが、インバータ回路以外のどのような回路を構成
した場合でもよい。
また、上記実施例では、ｎ形基板、ｐ形つェル上にトラ
ンジスタを構成したものを示したが、ｐ形基板、ｎ形つ
ェル上にトランジスタを構成したものでもよい。
ンジスタを構成したものを示したが、ｐ形基板、ｎ形つ
ェル上にトランジスタを構成したものでもよい。
また、上記実施例でけ、ゲートアイソレーション方式の
ＣＭＯＢ ｆｆｐマスタ゛−スライス方式ゲートアレイ
について示したが、他方式のＣ！ＭＯ８形マスタースラ
イス方式ゲートアレイでもよい。
ＣＭＯＢ ｆｆｐマスタ゛−スライス方式ゲートアレイ
について示したが、他方式のＣ！ＭＯ８形マスタースラ
イス方式ゲートアレイでもよい。
以上のように、この発明によればＯＭＯ日形マスタース
ライス方式ゲートアレイの半導体基板上に形成された半
導体基板と逆導電形のＭＯｅ形トランジスタ領域とウェ
ル領域上に形成されたウェル領域と逆導電形のＭｏＳ形
トランジスタ頭域との間に、半導体基板上には半導体基
板と同一導電形の拡散領域を形成し、ウェル領域上には
ウェル領域と同一導電形の拡散領域を形成し、前記半導
体基板上に形成された半導体基板と同一導電形の拡散領
域と半導体基板に接続される電位の電源とを金属配線で
接続し、前記ウェル領域上に形成されたウェル領域と同
一導電形の拡散領域とウェル領域に接続される電位の電
源とを金属配線で接続し、前記半導体基板上に形成さｈ
Ｔ−半導体基板と逆導電形のＭＯＢ形トランジスタのゲ
ートを前記ウェル領域と前記半導体基板上に形成された
半導体基板と同一導電形の拡散領域との間にまで延在さ
せ、前記ウェル領域上に形成されたウェル領域と逆導電
形のＭＯ８形トランジスタのゲートを前記半導体基板と
前記ウェル領域上に形成されたウェル領域と同一導電形
の拡散領域との間にまで延在させたので、内部ゲート領
域の配線等の自由度を減少させることなく、製造コスト
を増加させずにラッチアップ現象が発生し難い信頼性の
高い０ＭＯ８形マスタースライス方式ゲートアレイを得
ることができる。
ライス方式ゲートアレイの半導体基板上に形成された半
導体基板と逆導電形のＭＯｅ形トランジスタ領域とウェ
ル領域上に形成されたウェル領域と逆導電形のＭｏＳ形
トランジスタ頭域との間に、半導体基板上には半導体基
板と同一導電形の拡散領域を形成し、ウェル領域上には
ウェル領域と同一導電形の拡散領域を形成し、前記半導
体基板上に形成された半導体基板と同一導電形の拡散領
域と半導体基板に接続される電位の電源とを金属配線で
接続し、前記ウェル領域上に形成されたウェル領域と同
一導電形の拡散領域とウェル領域に接続される電位の電
源とを金属配線で接続し、前記半導体基板上に形成さｈ
Ｔ−半導体基板と逆導電形のＭＯＢ形トランジスタのゲ
ートを前記ウェル領域と前記半導体基板上に形成された
半導体基板と同一導電形の拡散領域との間にまで延在さ
せ、前記ウェル領域上に形成されたウェル領域と逆導電
形のＭＯ８形トランジスタのゲートを前記半導体基板と
前記ウェル領域上に形成されたウェル領域と同一導電形
の拡散領域との間にまで延在させたので、内部ゲート領
域の配線等の自由度を減少させることなく、製造コスト
を増加させずにラッチアップ現象が発生し難い信頼性の
高い０ＭＯ８形マスタースライス方式ゲートアレイを得
ることができる。
第１図はこの発明の一実施例によるゲートアイソレーシ
ョン方式のＣｊＭＯＢ形マスタースライス方式ゲートア
レイの内部ゲート領域のインバータ回路′を構成した場
合の概要平面図、第２図は第１図の■−汀線における要
部断面図、第３図は＠１図の１１１−１［１線における
要部断面図、第４図は従来のゲートアイソレーション方
式のｃｙｏａ ｆｆ３マスタ一スライス方式ゲートアレ
イの内部ゲート領域のインバータ回路を構成した場合の
概要平面図、第５図は４ＪｒＪ４図のｖ−ｖ線における
要部断面図、＠６図は第４図の■−■線における要部断
面図である。 図において、（１）け半導体基板、（２）けウェル領域
、（３）け第２導電形トランジスタ形成領域、（４）け
第１導電形トランジスタ形成頭域、（５ａ）〜（社＞Ｆ
ｉ第１の第２導電形拡散饋域、（６ａ）〜（間）は第１
の第１導電形拡散領域、（７）は第２の第１導電形拡散
領域、（８）は第２のｉ２導電形拡散領域、（１ｏａ）
〜（ｌｏｃ）は第１の導電層、（Ｗ） 〜（ｌｏｆ）
は第２の導電層、卸、（２）は半導体基板に接続される
電源線、（至）、 ０４はウェル領域に接続される電源
線である。 なお、図中同一符号は同一または相当部分を示す。
ョン方式のＣｊＭＯＢ形マスタースライス方式ゲートア
レイの内部ゲート領域のインバータ回路′を構成した場
合の概要平面図、第２図は第１図の■−汀線における要
部断面図、第３図は＠１図の１１１−１［１線における
要部断面図、第４図は従来のゲートアイソレーション方
式のｃｙｏａ ｆｆ３マスタ一スライス方式ゲートアレ
イの内部ゲート領域のインバータ回路を構成した場合の
概要平面図、第５図は４ＪｒＪ４図のｖ−ｖ線における
要部断面図、＠６図は第４図の■−■線における要部断
面図である。 図において、（１）け半導体基板、（２）けウェル領域
、（３）け第２導電形トランジスタ形成領域、（４）け
第１導電形トランジスタ形成頭域、（５ａ）〜（社＞Ｆ
ｉ第１の第２導電形拡散饋域、（６ａ）〜（間）は第１
の第１導電形拡散領域、（７）は第２の第１導電形拡散
領域、（８）は第２のｉ２導電形拡散領域、（１ｏａ）
〜（ｌｏｃ）は第１の導電層、（Ｗ） 〜（ｌｏｆ）
は第２の導電層、卸、（２）は半導体基板に接続される
電源線、（至）、 ０４はウェル領域に接続される電源
線である。 なお、図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電形の半導体基板、この半導体基板の表面
部に形成された第２導電形のウェル領域、上記ウェル領
域の表面部に互いに一定間隔で平行に複数個形成された
第１の第１導電形拡散領域、上記半導体基板の表面部に
互いに一定間隔で平行に、かつ上記第１の第１導電形拡
散領域と対向するように上記第１の第１導電形拡散領域
と同数個形成された第１の第２導電形拡散領域並びに上
記第１の第１導電形拡散領域の間および上記第１の第２
導電形拡散領域の間の上方にそれぞれ配設された第１お
よび第２の導電層を備え、上記第１の導電層をゲート、
上記第１の導電層の両隣りの上記第１の第１導電形拡散
領域をそれぞれソース領域、ドレイン領域とする第１導
電形トランジスタを構成し、上記第２の導電層をゲート
、上記第２の導電層の両隣りの上記第１の第２導電形拡
散領域をそれぞれソース領域、ドレイン領域とする第２
導電形トランジスタを構成するようにしたＣＭＯＳ型マ
スタースライス方式ゲートアレイが形成された半導体集
積回路装置において、上記第１の第１導電形拡散領域と
上記第１の第２導電形拡散領域との間の上記半導体基板
の表面部には第２の第１導電形拡散領域を形成し、上記
ウェル領域の表面部には第２の第２導電形拡散領域を形
成し、上記半導体基板に接続される電源と上記第２の第
１導電形拡散領域とを金属配線で接続し、上記ウェル領
域と接続される電源と上記第２の第２導電形拡散領域と
を金属配線で接続し、上記第１の導電層を上記第２の第
１導電形拡散領域と上記ウェル領域との間まで延在させ
、上記第２の導電層を上記第２の第２導電形拡散領域と
上記半導体基板との間まで延在させたことを特徴とする
半導体集積回路装置。 - （２）ＣＭＯＳ形マスタースライス方式ゲートアレイは
ゲートアイソレーシヨン方式であることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097413A JPH0789579B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097413A JPH0789579B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256651A true JPS61256651A (ja) | 1986-11-14 |
| JPH0789579B2 JPH0789579B2 (ja) | 1995-09-27 |
Family
ID=14191787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097413A Expired - Lifetime JPH0789579B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789579B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140227A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074647A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-08 JP JP60097413A patent/JPH0789579B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074647A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140227A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4598483B2 (ja) * | 2004-11-10 | 2010-12-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8013361B2 (en) | 2004-11-10 | 2011-09-06 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789579B2 (ja) | 1995-09-27 |
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