JPS605060B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000000605 extraction Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係わり、特に絶縁ゲート
型電解効果トランジスタ(lnsのatedGateF
ieldEffectTransistor略してIG
−FET、またはMetal、OxideSemico
nductor略してMOS−FET)を用いて相補型
論理回路を形成する場合に通した半導体集積回路装置に
関するものである。
型電解効果トランジスタ(lnsのatedGateF
ieldEffectTransistor略してIG
−FET、またはMetal、OxideSemico
nductor略してMOS−FET)を用いて相補型
論理回路を形成する場合に通した半導体集積回路装置に
関するものである。
従来、異種チャネル型に一FETを用いた相補型論理回
路を集積回路化する場合、ウェハ基板の電極(N型ウェ
ハの場合はPチャネル型に一FETのサプストレート電
極)としては、チップをマウントしたパッケージのステ
ム或いはフレームなどを用いていた。
路を集積回路化する場合、ウェハ基板の電極(N型ウェ
ハの場合はPチャネル型に一FETのサプストレート電
極)としては、チップをマウントしたパッケージのステ
ム或いはフレームなどを用いていた。
第1図aはその構造を示したもので、N型半導体基板1
を用いた相補型に一FET回路の一例であり、第1図b
はその等価回路図である。この場合Pチャネル型IG一
FETのサブストレート電極は表面の反転防止層つまり
,チャネルストッパとして設けられたN十拡散層2をサ
ブストレート電極とすると共に、パッケージのステム3
も ボンディング線4により短絡し、両方からバイアス
される形をとってきた。図において5は酸化膜、6はア
ルミ電極配線、7は絶縁物、8【まリード端子である。
ところが、使用するパッケージが全て絶縁物であるモー
ルド樹脂になると、パッケージのステム3からのサブス
トレート電極バイアスは不可能となる。
を用いた相補型に一FET回路の一例であり、第1図b
はその等価回路図である。この場合Pチャネル型IG一
FETのサブストレート電極は表面の反転防止層つまり
,チャネルストッパとして設けられたN十拡散層2をサ
ブストレート電極とすると共に、パッケージのステム3
も ボンディング線4により短絡し、両方からバイアス
される形をとってきた。図において5は酸化膜、6はア
ルミ電極配線、7は絶縁物、8【まリード端子である。
ところが、使用するパッケージが全て絶縁物であるモー
ルド樹脂になると、パッケージのステム3からのサブス
トレート電極バイアスは不可能となる。
つまり下側のボンディング線4からのバイアスが不可能
となり、チャネルストッパ用N十層2からのバイアスの
みに限定されるようになった。しかしこのN+層2は、
チップ面積の縦少化から極力少ない面積ですすむように
パターン設計されるか、或いは全く形成されないのが現
状であり、仮に小さい面積でチャネルストッパが形成さ
れていても、バイアス電極とN十層2及び基板1とのコ
ンタクト抵抗、拡散抵抗などが入り、その比率が大きい
ため、充分なバイアスが行なわれないのが現状である。
もしこのバイアスを充分に行なわせるためには、N十拡
散層2をチップ全面或いは大きな面積を占めるようにパ
ターン設計しなければならない。これはチップ面積の増
大及びパタ−ン設計の煩雑さを招き、LSI(大規模集
積回路)などの設計に大きな障害を与えることになるも
のである。本発明は上記実情に鑑みてなされたもので、
チップ占有面積を増大することないこ、充分に基板のバ
イアスがとれる半導体集積回路装置を提供しようとする
ものである。
となり、チャネルストッパ用N十層2からのバイアスの
みに限定されるようになった。しかしこのN+層2は、
チップ面積の縦少化から極力少ない面積ですすむように
パターン設計されるか、或いは全く形成されないのが現
状であり、仮に小さい面積でチャネルストッパが形成さ
れていても、バイアス電極とN十層2及び基板1とのコ
ンタクト抵抗、拡散抵抗などが入り、その比率が大きい
ため、充分なバイアスが行なわれないのが現状である。
もしこのバイアスを充分に行なわせるためには、N十拡
散層2をチップ全面或いは大きな面積を占めるようにパ
ターン設計しなければならない。これはチップ面積の増
大及びパタ−ン設計の煩雑さを招き、LSI(大規模集
積回路)などの設計に大きな障害を与えることになるも
のである。本発明は上記実情に鑑みてなされたもので、
チップ占有面積を増大することないこ、充分に基板のバ
イアスがとれる半導体集積回路装置を提供しようとする
ものである。
一般に、半導体ウェハ(薄片)を複数のチップ(素片)
に分割する場合、チップ切離しのための余白部分つまり
スクラィビング領域を形成せざるを得ない。
に分割する場合、チップ切離しのための余白部分つまり
スクラィビング領域を形成せざるを得ない。
しかもこの領域とその内側の集積回路領域の信号取出し
口になるパッドとの間には一定の距離を必要とし、この
パッドとスクラィビング領域間に余白部分が存在する。
本発明ではこの余白部分を有効に活用したものである。
以下第2図を参照して本発明の一実施例を説明する。
口になるパッドとの間には一定の距離を必要とし、この
パッドとスクラィビング領域間に余白部分が存在する。
本発明ではこの余白部分を有効に活用したものである。
以下第2図を参照して本発明の一実施例を説明する。
これはN型半導体ウェハ11を用い、これに相補型IG
−EFT回路を集積した場合の一例で、第2図aに示す
ようにスクラィブ領域12と各パッド13間で集積回路
領域14を包囲するように、領域12とパッド13間の
余白部分にN十拡散層15を設け、該層上の酸化膜に出
来るだけ多くコンタクト穴を開けて該層15上に導電体
(例えばアルミ、多結晶シリコンなど)層16を蒸着等
により形成し、その一端部16.をバイアス源Vooに
接続したものである。第2図bは第2図aのB−B線に
沿う断面図で、17は酸化膜、18はPチャネル型IG
−FET、19はそのゲ−ト電極、16′は電源Voo
ライン、21はチップ領域21,の隣りに設けられたチ
ップ領域222内のPチャネル型IG−FET、16″
はチップ222のN+層15′に電源V。。ゆ供給する
パッドである。上記のようにすると、チップ領域の周縁
部の余白部分を利用するだけで、例えばチップ22.を
絶縁ステムを有するパッケージに実装しても、そのチッ
プ22,の基板11,は必ず周囲のN十拡散層15を通
して一定バイアスされ、しかもこのN十拡散層15は、
従来のチャネルストッパのように小さな面積だけでなく
「チップ全周にわたって設けられるため、充分なバイア
スが行なわれる。
−EFT回路を集積した場合の一例で、第2図aに示す
ようにスクラィブ領域12と各パッド13間で集積回路
領域14を包囲するように、領域12とパッド13間の
余白部分にN十拡散層15を設け、該層上の酸化膜に出
来るだけ多くコンタクト穴を開けて該層15上に導電体
(例えばアルミ、多結晶シリコンなど)層16を蒸着等
により形成し、その一端部16.をバイアス源Vooに
接続したものである。第2図bは第2図aのB−B線に
沿う断面図で、17は酸化膜、18はPチャネル型IG
−FET、19はそのゲ−ト電極、16′は電源Voo
ライン、21はチップ領域21,の隣りに設けられたチ
ップ領域222内のPチャネル型IG−FET、16″
はチップ222のN+層15′に電源V。。ゆ供給する
パッドである。上記のようにすると、チップ領域の周縁
部の余白部分を利用するだけで、例えばチップ22.を
絶縁ステムを有するパッケージに実装しても、そのチッ
プ22,の基板11,は必ず周囲のN十拡散層15を通
して一定バイアスされ、しかもこのN十拡散層15は、
従来のチャネルストッパのように小さな面積だけでなく
「チップ全周にわたって設けられるため、充分なバイア
スが行なわれる。
また第2図bにおいてIG−FET18,21間にN+
拡散層が設けられない場合、チップ切離し前のウェハ試
験でIG−FET18,21間に寄生効果が生じ、特性
低下の原因となる。従ってN十拡散層15,15′の存
在はこの面でも有効である。また導電体16として多結
晶シリコンを用いた場合、ウェハ切断時に生じるクラツ
ク(割れ)が最小限にとどめられる。これは多結晶シリ
コンが機械的衝撃に対し強い面があるためである。第3
図a,bはこのような多結晶シリコンの性質を活用して
クラック防止をはかると共に、他の用途にも用いる場合
の実施例である。
拡散層が設けられない場合、チップ切離し前のウェハ試
験でIG−FET18,21間に寄生効果が生じ、特性
低下の原因となる。従ってN十拡散層15,15′の存
在はこの面でも有効である。また導電体16として多結
晶シリコンを用いた場合、ウェハ切断時に生じるクラツ
ク(割れ)が最小限にとどめられる。これは多結晶シリ
コンが機械的衝撃に対し強い面があるためである。第3
図a,bはこのような多結晶シリコンの性質を活用して
クラック防止をはかると共に、他の用途にも用いる場合
の実施例である。
この場合、基板11,のバイアスはN十層(P型ウェハ
の時はP+層)と導電体により行ない、これとスクラィ
ビング領域12との間で多結晶シリコン層31を酸化膜
17に封入している。第3図aにおいてN+層15、多
結晶シリコン層31等が途中で切れているのは、内部回
路のパターン配置の関係上、完全に周囲を囲めなかった
場合を示したもの、これでも本発明で期待する効果は充
分に得られる。しかも、この場合、多結晶シリコン層3
1の両端にアルミなどの導電体32をパッドとして形成
することにより、多結晶シリコン層31のp3等の製造
パラメ−夕が容易に把握でき、これを設けたことによる
チップ面積の増大を何ら招くことはない。なお本発明は
上記実施例に限られることなく、例えば導電体16をN
+層15上の一部に設けるのみでよい等、種々の応用が
可能であること勿論である。
の時はP+層)と導電体により行ない、これとスクラィ
ビング領域12との間で多結晶シリコン層31を酸化膜
17に封入している。第3図aにおいてN+層15、多
結晶シリコン層31等が途中で切れているのは、内部回
路のパターン配置の関係上、完全に周囲を囲めなかった
場合を示したもの、これでも本発明で期待する効果は充
分に得られる。しかも、この場合、多結晶シリコン層3
1の両端にアルミなどの導電体32をパッドとして形成
することにより、多結晶シリコン層31のp3等の製造
パラメ−夕が容易に把握でき、これを設けたことによる
チップ面積の増大を何ら招くことはない。なお本発明は
上記実施例に限られることなく、例えば導電体16をN
+層15上の一部に設けるのみでよい等、種々の応用が
可能であること勿論である。
以上説明した如く本発明によれば、スクラィビング領域
とパッド間のチップ余白部にN十またはr層などの拡散
層を細長く設け、これにコンタクト穴をあげて金属とか
多結晶シリコンなどを積層するようにしたので、チップ
基体のバイアスが充分にとれると共に、チップ切離し時
に生じるクラックが防止でき、しかも基体表面に寄生効
果が生じるのも防止でき、更に製造パラメータの一部を
も測定することも可能な半導体集積回路装置が提供でき
るものである。
とパッド間のチップ余白部にN十またはr層などの拡散
層を細長く設け、これにコンタクト穴をあげて金属とか
多結晶シリコンなどを積層するようにしたので、チップ
基体のバイアスが充分にとれると共に、チップ切離し時
に生じるクラックが防止でき、しかも基体表面に寄生効
果が生じるのも防止でき、更に製造パラメータの一部を
も測定することも可能な半導体集積回路装置が提供でき
るものである。
第1図aは従来の相補型IG−FET集積回路を示す断
面図、同図bは同図aの等価回路図、第2図aは本発明
の一実施例を示すパターン平面図、同図bは同図aのB
−B線に沿う断面図、第3図aは本発明の他の実施例を
示すパターン平面図、同図bは同図bのB−B線に沿う
断面図である。 11…・・・ウェハ、11・・・・・・・基板、12・
・・・・・スクラィビング領域、13・・…・パッド、
14・・・・・・集積回路領域、15,15′・・・・
・・N+層、16・・・・・・導電体、31・・・・・
・多結晶シリコン層。 第2図第1図 第3図
面図、同図bは同図aの等価回路図、第2図aは本発明
の一実施例を示すパターン平面図、同図bは同図aのB
−B線に沿う断面図、第3図aは本発明の他の実施例を
示すパターン平面図、同図bは同図bのB−B線に沿う
断面図である。 11…・・・ウェハ、11・・・・・・・基板、12・
・・・・・スクラィビング領域、13・・…・パッド、
14・・・・・・集積回路領域、15,15′・・・・
・・N+層、16・・・・・・導電体、31・・・・・
・多結晶シリコン層。 第2図第1図 第3図
Claims (1)
- 【特許請求の範囲】 1 半導体ウエハを複数の半導体チツプに分割するため
のスライビング領域と該領域に隣接した半導体チツプの
縁部のやゝ内側に設けられる信号取出し用パツドとの間
に、スクライビング領域内側の集積回路領域を囲いかつ
半導体チツプの基体に接続されるように、該基体と同導
電型でかつ高濃度の拡散領域を設け、この領域を基体バ
イアス源に接続したことを特徴とする半導体集積回路装
置。 2 半導体ウエハを複数の半導体チツプに分割するため
のスクライビング領域と該領域に隣接した半導体チツプ
の縁部のやゝ内側に設けられる信号取出し用パツドとの
間に、スクライビング領域内側の集積回路領域を囲いか
つ半導体チツプの基体に接続されるように、該基体と同
導電型でかつ高濃度の拡散領域を設け、更にこの領域と
スクライビング領域との間に該領域を囲むように多結晶
シリコン層を設け、前記拡散領域は半導体チツプの基体
バイアス源に接続したことを特徴とする半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51038486A JPS605060B2 (ja) | 1976-04-06 | 1976-04-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51038486A JPS605060B2 (ja) | 1976-04-06 | 1976-04-06 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52122090A JPS52122090A (en) | 1977-10-13 |
JPS605060B2 true JPS605060B2 (ja) | 1985-02-08 |
Family
ID=12526578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51038486A Expired JPS605060B2 (ja) | 1976-04-06 | 1976-04-06 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS605060B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57164546A (en) * | 1981-04-03 | 1982-10-09 | Oki Electric Ind Co Ltd | Semiconductor device |
JP2822727B2 (ja) * | 1991-10-31 | 1998-11-11 | 日本電気株式会社 | 半導体入力保護装置 |
JPH05326844A (ja) * | 1992-05-20 | 1993-12-10 | Nec Yamagata Ltd | 半導体集積回路 |
-
1976
- 1976-04-06 JP JP51038486A patent/JPS605060B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS52122090A (en) | 1977-10-13 |
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