KR950010050B1 - 반도체 장치의 웰 가드링 방법 및 그 구조 - Google Patents
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Abstract
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Description
제1도는 웰가드링을 사용하는 종래의 씨모오스 트랜지스터의 반도체 장치의 레이아웃을 나타내며,
제2a도 및 2b도는 본 발명에 따른 레이아웃의 일실시예 및 단면도이다.
본 발명은 반도체 장치에 관한 것으로, 특히 씨모오스(CMOS) 반도체 장치에서의 효과적인 가드링(guard ring) 방법 및 그 구조에 관한 것이다.
일반적으로 반도체 장치에서는 소비전력 감소의 관점에서 엔모오스(NMOS) 또는 피모오스(PMOS)의 단일 소자를 사용하는 대신 피모오스 및 엔모오스 트랜지스터를 겸비하는 씨모오스 트랜지스터를 사용한다. 그런데 반도체 메모리 장치가 고집적화됨에 따라 씨모오스를 사용하는 회로에서는 기생트랜지스터에 의한 래치엎(latch-up)의 효과가 증대되어, 결과적으로 씨모오스 트랜지스터가 일시적 또는 영구적으로 오동작 될 수 있다. 따라서 반도체장치의 집적도의 증가가 필수적인 시점에서 이러한 래치엎 발생방지의 해결은 필수적이다.
일반적으로 씨모오스회로에서는 엔피엔 트랜지스터와 피엔피 트랜지스터가 기생적으로 발생된 이러한 기생트랜지스터의 경로이득 또는 웰내의 저항 및 기판의 저항을 감소시키면, 씨모오스 회로의 래치엎 현상은 억제된다. 래치엎 현상을 억제하기 위한 방법중에 가드링 방법이 있는데, 이는 엔채널 장치에 채널스톱용 피형접합영역 또는 피채널장치에 엔형접합영역을 형성하고 이를 알루미늄 등의 금속을 이용하여 전원선 또는 접지선으로 스트래핑(strapping)하는 것이다.
제1도는 웰가드링의 방법을 사용한 씨모오스회로의 레이아웃도 일부분이다. P+접합은 소정의 접촉구 Cl를 통해 접지전압단에 연결된다. 그러나 상기 엔채널트랜지스터 영역 11 및 상기 피채널 영역 13의 사이의 엔채널 스톱용 피형 접합영역 23에서는 각 채널의 게이트폴리 21를 연결하는 금속층 15 및 드레인을 연결하는 금속층 19이 엔채널트랜지스터 영역 11에서 피채널트랜지스터 영역 13에 걸쳐 통과하게 된다. 그런데 고집적 메모리 장치에서 드레인단 및 게이트폴리를 연결하는 금속층이 밀접하게 배치하게 되어 엔채널 스통용 피형접합영역 23으로의 콘택형성이 용이하지 않다. 따라서 접지전압단 Vss 웰내의 피형접합영역의 저항 R1은 가드링에 사용된 N+or P+접합의 쉬트(sheet) 저항이 된다. 그런데 메모리 장치의 단위 메모리블럭의 크기가 커지면 상기 웰 액티브스트래핑영역 23의 길이도 길어지므로 상기 엔채널영역 11 및 피채널영역 13 사이의 스트래핑영역과 접지전압 사이의 저항값이 증가한다. 따라서 씨모오스 회로에서 발생되는 엔피엔 기생바이폴라 트랜지스터의 베이스전류 및 피엔피트랜지스터의 컬렉터전류가 증가되어 가드링의 효과가 상당히 저하되는 문제점이 있다.
따라서 본 발명의 목적은 단위회로 블럭의 크기의 영향을 받지 않으며, 래치 엎 현상을 효율적으로 억제할 수 있는 가드링 방법 및 그 구조를 제공함에 있다.
또한 본 발명의 다른 목적은 레이아웃 면적의 증가없이 래치엎현상을 억제하는 가드링 방법 및 그 구조를 제공함에 있다.
본 발명은 상기의 목적을 달성하기 위해, 서로 다른 채널영역 사이에 위치하는 웰가드링으로 사용되는 P+혹은 N+접합위에 상기 접합보다 더 낮은 쉬트저항의 도전층을 배치하여, 도전층에 의해 상기 접지전압(전원전압)과 가드링영역 사이의 저항을 감소시키도록 구성한다.
제2a도 및 제2b도를 통해서 본 발명을 상세히 설명한다. 같은 영역에 대해서는 같은 번호를 사용하였다. 제2a도의 레이아웃과 제1도의 레이아웃과의 차이점은, 엔채널트랜지스터 영역 11 및 피채널트랜지스터 영역 13사이의 액티브 스트래V영역 23위에 알루미늄층을 제외한 도전층을 도포하여, 종래에는 접촉구가 형성되어 있지 않았던 스트래핑영역에 접촉구를 형성한 것이다.
제2a도에서 웰스트래핑영역 23위에 도전층을 배치한다. 제1도에 나타난 것과 같이 제1접촉구 Cl는 스트래핑영역에 금속접촉(metal contact) 되어 있다. 그러나 23번 위에 또다른 접촉구가 존재하지 않으므로 접지선과 웰스트래핑 영역 사이에는 고유저항이 직렬로 배치되는 구조로 되어 있다. 그런데 제2a도의 접촉구 C2와 C3는 스트래핑 영역 23과 도전층 25와 금속층에 의한 2중접촉구의 구조를 가진다.
종래에는 스트래핑 영역 23에는 Cl이 1개 존재하는 구조로 되어 있는데 제2a도에서는 스트래핑 영역 23과 도전층 25간의 접촉구 C3가 다수 형성된다.
여기서 주의해야할 것은 도전층으로 사용된 물질은 스트래핑 영역의 23 고유저항 값보다 반드시 고유저항이 작아야 한다.
접촉구 C3가 존재함으로 인하여 최종저항값 R2는 도전층의 고유저항값과 23의 저항이 서로 병렬 연결되어 R1에 비해 현저히 감소한다.
본원 발명에서는 도전층으로 폴리사이드층을 사용하였다.
제2b도는 제2a도의 A-A′에 따른 단면도로서 화살표방향으로 구조를 살펴본다. 가드링의 채널스톱영역을 기판에 형성하고, 기판전면에 걸쳐 산화막의 절연막을 형성한다. 다음 상기 절연막에 소정의 접촉구 C3를 형성하고 폴리사이드층등(도전체)을 도포하여 상기 접촉구 C3를 채워 상기 가드링영역에 접촉시킨다. 상기 도전체 25 및 기판 전면에 걸쳐 소정의 층간절연막을 형성하고, 상기 도전체 25위의 절연막 및 트랜지스터의 소오스 또는 드레인의 확산영역위에 형성되어 있던 절연막 및 층간절연막을 식각하여 도전체 및 확산영역을 노출시키고, 금속층을 도포한다. 이에 의해 금속층과 폴리사이드층은 접촉구 C2를 통해 접촉된다. 즉, 폴리사이드층과 금속층에 의해 웰내의 가드링의 채널스통영역과 전원전압단이 연결되어 제2a도의 접촉구 C2 및 C3를 형성한다. 동시에 상기 폴리사이드층은 스트래핑역역 23에 도전층의 신장 방향으로 배열된 접촉구 C3를 통해 직접 접촉된다. 또한, 제1도에서와 같이 금속층은 트랜지스터의 확산영역에 접촉구 C2′를 통해 연결된다.
본 발명의 폴리사이드는 게이트폴리시릴콘을 제외한 반도체칩의 공정중에 사용되는 폴리사이드를 사용하므로, 본 발명을 실시하기 위해 폴리사이드를 만드는 추가공정을 요구하지 않는다. 그리고 보통 웰가드링 저항은 약 50Ω 이상이고 폴리사이드의 저항은 약 5Ω이므로, 가드링만을 접합 사용한 경우의 저항 R1에 비해 접지전압단(전원전압단)에 연결된 저항 R2를 1/10정도 이하로 줄일 수 있다.
또한 본원 발명의 금속층이 접촉구를 형성하기에 용이하지 않은 영역에 접촉구를 형성하는 것이므로,전원선이나 접지선을 금속층으로 웰스트래핑하기 어려운 경우에도 본 발명을 사용할 수 있다. 즉 메모리셀과 B/L 프리차아지 인터페이스(Precharge Interface)부분, 셀과 Y-통로 트랜지스터 인터페이스 부문에 유용하게 사용할 수 있다. 금속층이 일렬로 평행하게 배열된 상태에서, 상기 금속층들의 방향과 직각방향으로 폴리사이드층을 배열하여 접촉구를 형성한다. 이에 의해 전압전압/접지전압이 기판에 폴리사이드층을 통해 연결되어, 금속층의 쉬트저항과 폴리사이드의 저항이 병렬연결되어 최종적으로 그 저항이 감소한다.
본 발명은 폴리사이드와 같은 도전층을 웰스트래핑에 사용되는 P+또는 N+접합위에 형성하고 접촉구를 형성하므로 전원전압단/접지전압단에 연결된 저항을 감소시킨다. 따라서 반도체 장치의 레이아웃의 증가없이 씨모오스 회로의 래치엎을 효과적으로 방지할 수 있고, 단위블럭의 크기의 증가에 다른 스트래핑영역의 저항을 감소시킬 수 있다. 또한 전원전압단/접지전압단에 연결되는 저항의 감소를 위해 사용되는 폴리사이드가 칩의 제조 공정 도중 발생하는 것을 사용하므로 종래의 공정과의 호환성이 양호하다.
Claims (7)
- 제1도전형의 기판에 형성된 제2도전형의 웰영역과 상기 웰영역의 경계면에 형성된 제2도전형의 웰가드링 접합영역을 가지는 반도체 장치에 있어서, 상기 접합 영역을 노출시키며 제1방향으로 배열된 제1접촉구, 상기 웰영역 내에 형성된 소정의 채널영역 의해 이격된 상기 제1도전형의 이온주입 활성영역, 상기 활성영역을 노출시켜 제2방향으로 배열된 제2접촉구, 상기 제1접촉구를 채우며 제2방향으로 신장하는 제1도전층, 상기 제1도전층 위헤 형성된 층간절연막의 선택적 식각에 의해 형성된 제3접촉구 및 상기 제3접척구를 통해 상기 제1도전층과 소정부분 접촉하며 동시에 상기 제2접촉구를 통해 상기 이온주입 활성영역과 접촉하는 제2도전층을 포함하여 구성되는 반도체 장치.
- 제1항에 있어서, 상기 제1도전층의 고유저항보다 상기 제2도전층의 고유저항이 더 큼을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 제1도전층이 폴리사이드층이고 상기 제2도전층이 알루미늄층임을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제2접촉구 및 제3접촉구를 통해 접합영역이 제2도전층에 연결된 전원전압 또는 접지전압에 연결됨을 특징으로 하는 반도체 장치.
- 씨모오스 트랜지스터의 래치엎현상을 방지하기 위한 가드링영역이 형성된 기판을 가지는 반도체 장치의 제조방법에 있어서, 상기 기판 전면에 걸쳐 제1산화막을 형성하고 상기 제1산화막의 소정부분을 식각하여 상기 가드링영역과 접촉하는 제1접촉구를 형성하는 단계 : 제1도전층을 도포하여 상기 제1접촉구를 채우는 단계 : 기판 전면에 제2산화막을 형성하고, 상기 금속층위에 형성된 제2산화막 및 상기 트랜지스터의 확산영역 위에 형성된 제1 및 제2산화막을 식각하여 각각 제2 및 제3접촉구를 형성하는 단계 : 및 제2도전층을 도포하여 상기 제2 및 제3접촉구를 채우는 단계를 포함하여 이루어지는 반도체 장치의 가드링 방법.
- 제5항에 있어서, 상기 제1도전층의 저항이 상기 제2도전층의 고유저항값보다 더 작음을 특징으로 하는 반도체 장치의 가드링방법.
- 제6항에 있어서, 상기 제1도전층이 폴리사이드이고 상기 제2도전층이 알루미늄층임을 특징으로 하는 반도체 장치의 가드링 방법.
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