KR100190833B1 - Soi구조를가지는반도체장치및그의제조방법 - Google Patents
Soi구조를가지는반도체장치및그의제조방법 Download PDFInfo
- Publication number
- KR100190833B1 KR100190833B1 KR1019950035428A KR19950035428A KR100190833B1 KR 100190833 B1 KR100190833 B1 KR 100190833B1 KR 1019950035428 A KR1019950035428 A KR 1019950035428A KR 19950035428 A KR19950035428 A KR 19950035428A KR 100190833 B1 KR100190833 B1 KR 100190833B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- layer
- field shield
- insulating layer
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 4
- 230000000694 effects Effects 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 239000012535 impurity Substances 0.000 description 28
- 238000000926 separation method Methods 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
기생 MOS트랜지스터 빛 기판부유효과의 발생이 없고, 또한 평탄한 소자분리영역을 가지는 SOI구조의 반도체장치 및 그의 제조방법이 얻게 된다.
이 반도체장치에는 SOI층(1)의 하방에 매립하도록 산화막(2) 및 필드 실드 게이트전극(3)에서 되는 펄드 실드 게이트(4)를 형성한다.
이것에 의해 필드 실드 게이트(4)가 본래 가지고 있어 기생트랜지스터 및 기판부 유효과의 발생방지라고 하는 효과에 가하여 평탄한 소자분리구조가 얻게된다.
Description
제 1 도는 본 발명의 제 1 실시예에 의한 필드실드 분리를 가지는 SOI 구조의 반도체 장치를 나타낸 단면도.
제 2 도는 제 1 도에 도시한 제 1 실시예와 반도체 장치의 제조공정의 제 1 공정을 설명하기 위한 단면도.
제 3 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 2 공정을 설명하기 위한 단면도.
제 4 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 3 공정을 설명하기 위한 단면도.
제 5 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 4 공정을 설명하기 위한 단면도.
제 6 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 5 공정을 설명하기 위한 단면도.
제 7 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 6 공정을 설명하기 위한 단면도.
제 8 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 7 공정을 설명하기 위한 단면도.
제 9 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 8 공정을 설명하기 위한 단면도.
제 10 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 9 공정을 설명하기 위한 단면도.
제 11 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 10 공정을 설명하기 위한 단면도.
제 12 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 11 공정을 설명하기 위한 단면도.
제 13 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 12 공정을 설명하기 위한 단면도.
제 14 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 13 공정을 설명하기 위한 단면도.
제 15 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 14 공정을 설명하기 위한 단면도.
제 16 도는 제 1 도에 도시한 제 1 실시예의 반도체 장치의 제조공정의 제 15 공정을 설명하기 위한 단면도.
제 17 도는 본 발명의 제 2 실시예에 의한 필드실드 분리를 가지는 SOI 구조의 반도체 장치를 나타낸 단면도.
제 18 도는 종래의 LOCOS 분리를 가지는 SOI 구조의 반도체 장치를 나타낸 단면도.
제 19 도는 제 18 도에 도시한 단면한 직교하는 방향의 단면을 나타낸 단면도.
제 20 도는 종래의 필드실드 분리를 가지는 SOI 구조의 반도체 장치를 나타낸 단면도.
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 보다 특정적으로는 SOI(Silicon On Insulator) 구조를 가지는 반도체 장치 및 그 제조방법에 관한 것이다.
종래의 메모리의 기억용량이 대규모화되어 감에 따라, 그것에 사용된 메모리 트랜지스터도 미세화되어 오고 있다. 그것에 수반하여, 메모리 트랜지스터의 고성능화가 곤란하게 되었다.
SOI 층에 형성된 트랜지스터는, 통상의 실리콘 기판상에 형성된 트랜지스터에 비하여 매우 고성능이다.
구체적으로는, SOI 구조의 트랜지스터는 리크(leak)전류가 적고, 서브드레쉬홀드(subthreshold)특성이 양호하고, 또한 높은 구동능력을 갖는다.
이 때문에, 소자의 치수가 1/4 미크론 이하의 DRAM 등의 메모리 장치혹은 논리회로에의 SOI 구조의 트랜지스터의 적용이 기대되고 있다.
또, 예를 들면 DRAM(Dynamic Random Access Memory)의 경우, 그 메모리셀을 SOI 층에 형성하면, 소프트 에러를 완전히 제거할 수 있다.
또, 접합 용량도 매우 작으므로 리프레쉬 시간도 길게된다.
이와 같이, DRAM 메모리셀 트랜지스터를 SOI 구조로 하면, 통상의 실리콘 기판상에 메모리셀 트랜지스터를 형성하는 경우에 비하여 매우 고성능으로 된다.
한편, SOI 층에 형성된 소자의 분리방법으로는 주로 LOCOS(LOCal Oxidation of SiLicon)분리, 메사형 분리 및 필드실드 분리의 3개가 있다.
제 18 도는 종래의 LOCOS 분리를 사용한 SOI 구조를 가지는 반도체층을 나타낸 단면도이다.
또, 제 19 도는 제 18 도와 직교하는 방향의 단면도를 나타낸 도면이다.
제 18 도 및 제 19 도를 참조하면, 종래의 LOCOS 분리를 사용한 SOI 구조에서는 실리콘 기판(7)상에 실리콘 산화막(5)이 형성되어 있다.
실리콘 산화막(5)상에는 SOI 층(1)이 형성되어 있다.
SOI 층(1)에는 액티브 트랜지스터(14a,14b)가 소정의 간격을 두고 형성 되어 있다.
액티브 트랜지스터(14a)는 소스/드레인 영역을 구성하는 n형 불순물 영역(16a,18a) 및 (16b,18b)과 , 그 n 형 불순물영역(16a, 16b)과의 사이에 위치하는 SOI 층(1)상에 게이트 산화막(12)을 개재하여 형성된 게이트 전극(13)으로 형성되어 있다.
게이트 전극(13)의 양측 표면상에는 측벽 산화막(17a, 17b)이 접촉하도록 형성되어 있다.
액티브 트랜지스터(14b)는 소스/드레인 영역을 구성하는 n형 불순물영역(16c,18c)및 (16d, 18d)과 그 n형 불순물영역(16c,16d)과의 사이에 위치하는 SOI 층(1)상에 게이트 산화막(12)을 개재하여 형성된 게이트전극(13)으로 구성되어 있다.
게이트 전극(13)의 양측 표면에 접촉하도록 측벽 산화막(17e, 17f)이 형성되어 있다.
액티브 트랜지스터(14a,14b)와의 사이에 위치하는 분리영역에는 소자분리를 위한 LOCOS 산화막(23)이 형성되어 있다.
LOCOS 산화막(23)상에는 게이트 산화막(12)을 개재하여 게이트 전극(13)이 형성되어 있다.
그 게이트 전극(13)의 양측면에 접촉하도록 측벽 산화막(17c, 17d)이 형성되어 있다.
또, 전면을 덮도록 실리콘 산화막으로 이루어진 층간 절연막(19)이 형성 되어 있고, 그의 소정영역에 콘택홀이 형성되어 있다.
그 콘택홀내에는 n형 불순물영역(18a,18b), LOCOS산화막(23)상의 게이트 전극(13), n형 불순물영역(18c,18d)에 각각 전기적으로 접촉하도록 플러그 전극(20a,20b,20c,20d 및 20e)이 매립되어 있다.
LOCOS 분리를 가지는 SOI 구조는 상기와 같은 구성을 가지고 있다.
제 20 도는 종래의 필드실드분리를 가지는 SOI 구조를 나타낸 단면도이다.
분리영역 이외의 구조는 제 18 도에 나타낸 LOCOS 분리에 의한 SOI 구조와 동일하다.
필드실드 분리에 의한 구조에서는, SOI 층(1)의 분리영역상에 필드실드 게이트(25)가 형성되어 있다.
필드실드 게이트(25)는 SOI층(1)의 분리영역상에 산화막(22)을 개재하여 형성된 필드실드 게이트 전극(23)과, 필드실드 게이트전극(23)을 덮도록 형성된 산화막(24)으로 구성되어 있다.
또, 그와 같은 필드실드 게이트(25)상에는 게이트 산화막(12)을 개재하여 게이트 전극(13)이 형성되어 있다.
종래의 필드실드 분리에 의한 SOI 구조는 상기와 같은 구조를 가지고 있다.
우선, 제 18 도 및 제 19 도에 나타낸 종래의 LOCOS 분리를 사용한 SOI 구조에서는 제 19 도에 도시한 바와 같이 LOCOS 산화막(23)에 의해 두께가 얇게 된 SOI 층(1)의부분에서 기생 MOS 트랜지스터가 발생한다고 하는 문제점이 있었다.
이 기생 MOS 트랜지스터는 문턱값 전압이 본래의 MOS 트랜지스터보다도 낮으므로, 본래의 MOS 트랜지스터가 온(ON)하기 전에, 온하여 버리는 부적절함이 생긴다.
이 때문에, 본래의 MOS 트랜지스터의 전기적 특성에 악영향을 미치는 문제점이 있었다.
또, 종래의 LOCOS 분리를 사용한 SOI 구조에서는, 기판 부유효과(기생 바이폴라 효과)에 의해 액세스 트랜지스터(14a, 14b)의 소스/드레인 영역의 내압이 저하하는 문제점이 있었다.
즉, 충돌 이온화에 의하여 발생한 홀(hole)이 트랜지스터의 채널영역에 축적되는 것에 의해, 기판전위가 상승하는 동시에, 그 홀이 소스측에서 새로이 전자를 유인한다. 그 결과, 한 쌍의 소스/드레인 영역간의 내압이 저하하여 버린다. 이와 같은 기판 부유효과는 메사형 분리에 있어서도 발생하는 문제점이다.
또한, 상기한 필드실드 분리에 의한 SOI 구조에서는, 분리영역의 높이가 다른 영역의 높이에 비하여 높게되므로, 현저한 단차가 발생하는 문제점이 발생한다.
이 때문에, 높이가 높은 분리영역상에서의 게이트나 알루미늄 배선이 패터닝이 곤란하게 되고, 제조공정이 곤란하게 된다는 문제점이 있었다.
본 발명의 하나의 목적은 반도체 장치에 있어서, 기생 트랜지스터 및 기판부유효과의 발생을 방지할 수 있고, 또한 평탄한 구조를 가지는 구조를 제공하는 것이다.
본 발명의 다른 하나의 목적은 반도체 장치의 제조방법에 있어서, 기생 트랜지스터와 기판 부유효과가 없고, 또한 평탄한 반도체 장치를 용이하게 제조하는 것이다.
본 발명의 하나의 국면에 의한 반도체 장치와 트랜지스터와 필드실드 게이트 전극과를 구비하고 있다. 반도체층은 제 1 절연층상에 형성되어 있다. 또, 트랜지스터는 반도체층의 활성영역에 형성되어 있다.
필드실드 게이트 전극은 반도체층의 소자분리 영역하에만 제 2 절연층을 개재하여 형성되어 있다.
또, 바람직하게는, 제 1 절연층하에 도전층을 형성하고, 그 도전층과 필드 실드 게이트 전극과를 제 1 절연층내에 설치된 플러그 전극을 통하여 전기적으로 접속하도록 하여도 좋다.
더욱 바람직하게는, 반도체층상의 소자분리 영역에 제 3 절연층을 형성하는 동시에, 그 제 3 절연층상에 게이트 절연막을 개재하여 게이트 전극을 형성하도록하여도 좋다.
이 반도체 장치에서는 반도체층의 소자분리 영역하에만 제 2 절연층을 개재하여 필드실드 게이트전극이 형성되어 있으므로, 본래의 필드실드 분리를 가지는 기생 트랜지스터 및 기판 부유효과의 발생 방지라는 작용에 가하여, 소자가 평탄화되는 작용도 얻어진다.
또, 제 1 절연층에 도전층을 형성하는 것과 함께 필드실드 게이트 전극과 그 도전층과를 제 1 절연층내에 설치된 플러그 전극을 통하여 전기적으로 접속하면, 도전층 및 플러그 전극을 통하여 용이하게 필드실드 게이트 전극에 소정의 전위가 인가된다.
또한, 반도체층상의 소자 분리영역에 제 3 절연층을 형성하고, 그 제 3 절연층상에 게이트 절연막을 개재하여 게이트 전극을 형성하면 그 제 3 절연층에 의해 게이트 전극에 의한 게이트 전계의 영향이 약하게 된다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법에서는, 제 1 반도체 기판의 주 표면상의 소자 분리영역에 제 1 절연막을 개재하여 필드실드 게이트 전극을 형성한다.
그리고, 그 필드실드 게이트 전극을 덮도록 제 2 절연막을 형성한 후, 필드실드 게이트 전극의 상측에 콘택홀을 형성한다. 그 콘택홀을 매립하도록 도전층을 형성한다.
또, 제 2 절연막의 상부표면 및 도전층의 상부표면에 접촉하도록 제 2 반도체 기판을 형성한다.
제 1 반도체 기판의 뒷 표면을 소정의 두께로 깎는 것에 의해 반도체층을 형성한다.
이것에 의해, 이 반도체 장치의 제조방법에서는 용이하게 반도체층하에 매립된 필드실드 게이트 전극이 형성된다. 그 결과, 평탄화된 필드 실드분리에 의한 SOI 구조가 용이하게 형성된다.
이하, 본 발명의 실시예를 도면에 의거하여 설명한다.
제 1 도를 참조하면, 제 1 실시예에 의한 반도체 장치에서는 실리콘 기판(7)상에 5000 내지 1000Å 정도의 두께를 가지는 실리콘 산화막(5)이 형성되어 있다.
실리콘 산화막(5)상에는 1000Å 정도의 두께를 가지는 SOI 층(1)이 형성되어 있다.
SOI 층(1)에는 소정의 간격을 두고 액티브 트랜지스터(14a,14b)가 형성 되어 있다.
액티브 트랜지스터(14a)는 SOI 층(1)내에 소정의 간격을 두고 한쌍의 소스/드레인 영역을 구성하는 n형 불순물영역 16a(18a) 및 16b(18b)과, n형 불순물영역(16a, 16b)간에 위치하는 SOI 층(1)상에 게이트 산화막(12a)을 개재하여 형성된 게이트 전극(13a)으로 구성되어 있다.
또, 게이트 전극(13a)의 양측 표면에 접촉하도록 측벽 산화막(17a, 17b)이 형성 되어 있다.
또, 액티브 트랜지스터(14b)는 SOI 층(1)내에 소정의 간격을 두고 형성된 한 쌍의 소스/드레인 영역을 구성하는 n형 불순물영역 16c(18c) 및 16d(18d)과 그 n형 불순물 영역(16c,16d)사이에 게이트 산화막(12c)을 개재하여 형성된 게이트 전극 (13c)으로 구성되어 있다.
게이트 전극(13c)의 양측 표면에 접촉하도록 측벽 산화막(17e,17f)이 형성되어 있다.
SOI 층(1)의 분리영역상에는 게이트 산화막(12b)을 개재하여 게이트 전극(13b)이 형성되어 있다.
그 게이트 전극(13b)의 양측 표면에 접촉하도록 측벽 산화막(17c,17d)이 형성되어 있다.
또, 전면을 덮도록 5000Å 정도의 두께를 가지는 실리콘 산화막으로 이루어진 층간 절연막(19)이 형성되어 있다. 층간 절연막(19)의 소정영역에는 콘택홀이 형성되어 있다.
그 콘택홀내에서 n형 불순물영역(18a, 18b), 분리영역의 게이트 전극(13b), n 형 불순물영역(18c, 18d)에 전기적으로 접속하도록 각각 플러그 전극(20a,20b,20c,20d 및 20e)이 매립되어 있다. 이 플러그 전극(20a∼20e)은, 예컨대 텅스텐에 의해 형성되어 있다.
플러그 전극(20a,20b,20c,20d 및 20e)에 전기적으로 접속하도록 각각 알루미늄 배선(21a,21b,21c,21d 및 21e)이 형성되어 있다.
여기에서, 제 1 실시예에서는 SOI 층(1)의 분리영역하에 위치하는 실리콘 산화막(5)내에 필드실드 게이트(4)가 매립되어 있다.
필드실드 게이트(4)는 SOI 층(1)의 하면에 접촉하도록 형성된 산화막(2)과, 그 산화막(2)의 하면에 접촉하도록 형성된 필드실드 게이트전극(3)으로 구성되어 있다.
또, 필드실드 게이트 전극(3)과 실리콘 기판(7)과는 실리콘 산화막(5)내에 매립된 텅스텐 또는 폴리실리콘으로 이루어진 도전층(6)에 의해 전기적으로 접속되어 있다.
이와 같이, 본 실시예에서 필드실드 게이트를 SOI 층(1)의 하측에 형성하는 것에 의해, 제 20 도에 나타낸 종래의 필드실드 분리에 의한 SOI 구조에 비하여 보다 평탄한 구조로 하는 것이 가능하다.
이것에 의해, 본래의 필드 실드분리를 가지는 기생 MOS 트랜지스터 및 기판부유효과의 발생을 방지할 수 있는 효과에 더하여, 소자의 평탄성을 더욱 개선할 수 있다.
또, 필드실드 게이트 전극(3)과 실리콘 기판(7)과를 도전층(6)에 의하여 전기적으로 접속하는 것에 의해, 필드실드 게이트(4)를 매립한 구조로 하였다고 하여도 용이하게 필드실드 게이트 전극(3)에 소정의 전압을 인가할 수 있다.
본 실시예와 같이 액티브 트랜지스터(14a,14b)가 N채널형 트랜지스터인 경우에는, 필드실드 게이트 전극(3)에는 OV(Vss) 또는 부의 전위를 인가한다.
부의 전위를 인가한 경우는 SOI 층(1)의 분리영역에 위치하는 부분(11)은 P형 축적층으로 되고, 그 결과에 대해 소자 분리능력을 강화할 수 있다.
제 2 도∼제 16 도를 참조하면, 다음에 제 1 실시예의 반도체 장치의 제조공정에 대하여 설명한다.
우선, 제 2 도에 나타낸 바와 같이 실리콘 기판(1)을 준비한다.
그리고, 제 3 도에 나타낸 바와 같이, 실리콘 기판(1)상에 감압 CVD 법 등을 사용하여 실리콘 산화막(2)과 폴리실리콘층(3)을 차례로 퇴적한다.
실리콘 산화막(2)은 100Å 정도의 두께, 폴리실리콘층(3)은 2000Å 정도의 두께를 가지도록 형성한다.
그후, 통상의 포토리소그래피법 및 드라이 에칭법을 사용하여 폴리실리콘층(3) 및 산화막(2)을 패터닝한다.
이것에 의해, 소정의 형상을 가지는 산화막(2) 및 필드실드 게이트 전극(3)으로 이루어진 제 4 도에 나타낸 바와 같은 필드실드 게이트(4)가 형성된다.
그 후, 제 5 도에 나타낸 바와 같이, 전면을 덮도록 실리콘산화막으로 이루어진 층간 절연막(5)을 5000∼10000Å 정도의 두께로 퇴적한 후, 드라이에칭법에 의해 전면을 에치백한다. 이것에 의해, 층간 절연막(5)의 상부표면을 평탄화한다.
다음에, 제 6 도에 나타낸 바와 같이, 통상의 포토리소그래피법 및 드라이 에칭법을 사용하여, 층간 절연막(5)의 필드실드 게이트전극(3)상에 위치하는 영역에 콘택홀(5a)을 형성한다.
그 콘택홀(5a)내을 충전하는 동시에, 층간 절연막(5)의 상부 표면에 따라 연장하도록 텅스텐 또는 폴리실리콘으로 이루어진 도전층을 스패터법 또는 감압 CVD법을 사용하여 형성한다.
그 후, 드라이 에칭법을 사용하여 전면을 에치백하는 것에 의하여 콘택홀(5a)내에 완전히 매립된 도전층(6)을 형성한다.
그 후, 도전층(6)측에 제 2 실리콘 기판(7)을 접착한 후, 뒤집어서 제 7 도에 도시한 바와 같이, 실리콘 기판(1)이 위가 되도록 한다.
그리고, 실리콘 기판(1)을 연마하는 것에 의해, 제 8 도에 도시한 바와 같은 1000Å 정도의 두께를 가지는 SOI 층(1)을 형성한다.
다음에, 제 9 도에 나타낸 바와 같이, 포토리소그래피법을 사용하여 소자 분리영역을 덮도록 레지스트(8)을 형성한다.
그 레지스트(8)을 마스크로하여 SOI 층(1)에 트랜지스터의 문턱값 전압 조정용 P형 불순물을 주입하는 것에 의하여 P형 불순물 영역(9)을 형성한다.
이 주입은, 예컨대 보론을 1×1013/cm2의 불순물 영역(9)을 형성한다.
그후, 레지스트(8)를 제거한다.
다음에, 제 10 도에 나타낸 바와 같이, 포토리소그래피법을 사용하여 소자분리영역 이외의 영역을 덮도록 레지스트(10)를 형성한다.
레지스트(10)를 마스크로하여 SOI 층(1)에 분리능력 조정용의 P형 불순물을 주입한다.
이 주입은 필드실드 게이트의 문턱값 전압이나 소자분리내압 강화용을 위하여 행한다. 이것에 의해, P형 불순물영역(11)을 형성한다.
주입조건으로서는, 예컨대 보론을 1×1013/cm2의 불순물을 농도로 주입한다.
그 후, 레지스트(10)를 제거한다.
또한, 트랜지스터의 문턱값 전압의 설정치 등에 의해서는 제 9 도 및 제 10 도에 나타낸 공정을 생략하는 것도 가능하다.
다음에, 제 11도 에 나타낸 바와 같이, SOI 층(1)상에 열산화법 또는 CVD 법을 사용하여 게이트 산화막(12)을 100Å 정도의 두께로 형성한다.
그리고, 그 게이트산화막(12)상에 CVD 법을 사용하여 게이트 전극으로 되는 폴리실리콘층(13)을 2000Å 정도의 두께에 형성한다.
그 후, 통상의 포토리소그래피법 및 드라이 에칭법을 사용하여 폴리실리콘(13) 및 게이트 산화막(12)을 패터닝하는 것에 의해, 제 12 도에 나타낸 바와 같은 형상의 게이트 산화막(12a, 12b, 12c), 게이트 전극(13a, 13b 및 13c)이 형성된다.
그리고, 게이트전극(13a, 13b 및 13c)을 마스크로하여 SOI 층(1)에 n 형 불순물을 주입한다. 이 주입은, 예컨대 인(P)을 1×1013/cm2의 불순물 농도로 행한다.
이것에 의해, 제 13 도에 표시된 바와 같은 저불순물농도의 n형 불순물 영역(16a, 16b, 16c 및 16d)이 형성된다.
다음에, 제 14 도에 나타낸 바와 같이, 전면에 실리콘 산화막을 1000Å 정도의 두께로 형성한 후, 그 실리콘 산화막을 드라이 에칭법에 의해 전면 에치백하는 것에 의해, 측벽 산화막(17a,17b17c,17d,17e 및 17f)을 마스크로하여, n형 불순물을 SOI 층(1)에 이온주입한다. 이 주입은, 비소(As)를 1×1015/cm2의 조건하에서 주입한다. 이것에 의해, 고농도의 n형 불순물영역(18a,18b,18c 및 18d)이 형성된다.
그 결과, 저불순물농도의 n형 불순물영역(16a∼16d)과, 고불순물농도의 n형 불순물영역(18a∼18d)과의 조합에 의해 LDD(Lightly Doped Drain)구조의 소스/드레인 영역이 형성된다.
또한, 본 실시예에서는 LDD 구조로 하였지만, 그 이외의 구조의 소스/드레인 영역을 형성하여도 좋다.
다음에, 제 16 도에 나타낸 바와 같이, CVD법을 사용하여 실리콘 산화막으로 이루어진 층간 절연막(19)을 5000Å 정도의 두께로 형성한다.
그리고, 층간 절연막(19)의 소정영역에 콘택홀을 형성한 후, 그 콘택홀을 매립하도록 예컨대 텅스텐으로된 플러그 전극(20a,20b,20c,20d 및 20e)을 형성한다.
마지막으로, 제 1 도에 나타낸 바와 같이, 플러그 전극(20a,20b,20c,20d 및 20e)에 전기적으로 접속하도록 각각 알루미늄 배선(21a,21b,21c,21d 및 21d)을 형성한다. 이와 같이하여, 제 1 실시예의 반도체 장치가 완성된다.
또한, 상기한 제 1 실시예에 있어서 필드실드 게이트 전극(3)과 액티브 트랜지스터(14a,14b)의 게이트 전극(12a, 12c)과를 폴리실리콘으로 형성하였지만, 폴리실리콘과 텅스텐 실리사이드(WSi)과의 복합막을 사용하여도 좋다.
제 17 도를 참조하면, 제 2 실시예의 반도체 장치에서는 상기한 제 1 실시예와는 다르게 소자 분리영역에 위치한 SOI 층(1)과 게이트 산화막(12b)과의 사이에 500Å 정도의 두께를 가지는 실리콘 산화막(22)을 개재시키고 있다.
이와 같이 구성하는 것에 의해, 게이트 전극(13b)에 전압이 인가된 경우에 그 게이트 전극(13b)이 전계에 의한 영향을 크게 감소시킬 수 있다. 그 결과, 소자 분리능력을 보다 향상시킬 수 있다.
본 발명의 하나의 국면에 의한 반도체 장치에 의하면, 반도체층의 소자 분리 영역에 있어서 반도체층하에 제 2 절연층을 개재하여 필드실드 게이트 전극을 형성하는 것에 의해, 필드실드 게이트 전극이 본래 가지고 있는 기생 트랜지스터 및 기판 부유효과의 발생을 방지할 수 있다는 효과에 더하여, 평탄한 소자분리 구조를 얻을 수 있다.
또, 제 1 절연층하에 도전층을 형성하는 것과 함께, 필드실드 게이트 전극과 그 도전층과를 제 1 절연층내에 설치된 플러그 전극을 통하여 전기적으로 접속하면, 필드실드 게이트 전극을 매립구조로 하였다고 하더라도 도전층에 소정의 전위를 제공하는 것에 의하여 용이하게 필드실드 게이트 전극에 소정의 전위를 제공할 수 있다.
또한, 반도체층상의 소자 분리영역에 제 3 절연층을 형성하는 것과 함께 제 3 절연층상에 게이트 절연막을 통하여 게이트 전극을 형성하면 그 제 3 절연층에 의해 그 위에 형성되는 게이트 전극의 전계의 영향을 보다 감소시킬 수 있다. 그것에 의해, 소자 분리 능력을 보다 향상시킬 수 있다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법에 의하면, 제 1 반도체기판의 주 표면상의 소자분리영역에 필드실드 게이트 전극을 형성한 후, 그 필드실드 게이트 전극을 덮도록 제 2 절연막을 형성하고, 그 제 2 절연막의 상부 표면에 접촉하도록 제 2 반도체 기판을 형성한 후, 그 제 2 반도체 기판의 뒷 표면을 소정의 두께만큼 깍아서 반도체층을 형성하는 것에 의하여 용이하게 매립 구조의 필드실드 게이트 전극을 형성할 수 있다.
이것에 의해, 소자 분리영역이 평탄화된 필드실드 분리에 의한 SOI 구조를 용이하게형성할 수 있다.
Claims (10)
- 반도체 기판(7)과,상기 반도체기판(7)상에 형성되어, 상기 반도체 기판(7)의 일부표면을 노출하는 콘택홀을 가지는 제 1 절연층(5)과,상기 콘택홀의 내부에 차례로 형성된 플러그전극(6), 필드 실드 게이트 전극(3) 및 제 2 절연층(2)과,상기 제 1 절연층(5)과 상기 제 2 절연층(2)과의 위에 형성된 반도체층(1)과,상기 제 2 절연층(2)상의 이외의 영역에서 상기 반도체층(1)의 활성영역에 형성된 트랜지스터(14a,14b)를 구비한 반도체 장치.
- 제 1 항에 있어서,상기 반도체층상의소자 분리 영역에는 제 3 절연층(22)이 형성되어 있고,상기 제 3 절연층상에는 게이트 절연막(12b)을 개재하여 게이트 전극(13b)이 형성되어 있는 반도체 장치.
- 제 2 항에 있어서,상기 제 3 절연층(22)은 500Å의 두께를 가지고 있는 반도체 장치.
- 제 1 항에 있어서,상기 트랜지스터는 제 1 전계효과 트랜지스터(14a)와,상기 제 1 전계효과 트랜지스터와 상기 소자분리영역을 끼우도록 형성된 제 2 전계효과 트랜지스터(14b)를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체층 및 상기 트랜지스터를 덮도록 그의 상부표면이 평탄화된 제 3 층간 절연막(19)이 형성되어 있고,상기 층간 절연막에는 상기 트랜지스터의 소스/드레인 영역상의 영역에 콘택홀이 형성되어 있으며,상기 콘택홀내에는 플러그 전극(20a,20b,20c,20d,20e)이 매립되어 있고,상기 플러그 전극의 상부표면에 접촉하도록 알루미늄 배선(21a,21b,21c,21d,21e)이 형성되어 있는 반도체장치.
- 제 1 항에 있어서,상기 필드 실드 게이트전극이 위치하는 상기 반도체층상에는 게이트절연막(12b)을 개재하여 게이트 전극(13b)이 형성되어 있는 반도체 장치.
- 제 1 항에 있어서,상기 트랜지스터는 n형의 전계효과 트랜지스터(14a,14b)이고,상기 필드 실드 게이트전극(3)에는 0 또는 부의 전압이 인가되는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 절연층(2) 및 필드 실드 게이트전극(3)은 상기 제 1 절연층(5)내에 매립되어 있는 반도체 장치.
- 제 1 반도체 기판(1)의 주 표명상의 소자 분리영역에 제 1 절연막(2)을 개재하여 필드 실드 게이트전극(3)을 형성하는 공정과,상기 필드 실드 게이트전극을 덮도록 제 2 절연막(5)을 형성한 후,상기 필드 실드 게이트전극의 상측에 콘택홀(5a)을 형성하는 공정과,상기 콘택홀을 매립하도록 도전층(6)을 형성하는 공정과,상기 제 2 절연막의 상부표면 및 상기 도전층의 상부표면에 접촉하도록 제 2 반도체 기판(7)을 형성하는 공정과,상기 제 1 반도체 기판의 이면을 소정의 두께로 깍아서 반도체층(1)을 형성하는 공정를 구비한 반도체장치의 제조방법.
- 제 9 항에 있어서,상기 제 1 절연막(2)상 이외의 영역에서, 상기 반도체 기판(1)의 활성 영역에 트랜지스터(14a,14b)를 형성하는 공정을 더욱 구비하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29320594A JP3322492B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置およびその製造方法 |
| JP94-293205 | 1994-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019497A KR960019497A (ko) | 1996-06-17 |
| KR100190833B1 true KR100190833B1 (ko) | 1999-06-01 |
Family
ID=17791789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950035428A KR100190833B1 (ko) | 1994-11-28 | 1995-10-13 | Soi구조를가지는반도체장치및그의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654573A (ko) |
| JP (1) | JP3322492B2 (ko) |
| KR (1) | KR100190833B1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW335503B (en) * | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| US6093592A (en) * | 1996-06-12 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure |
| US5889306A (en) * | 1997-01-10 | 1999-03-30 | International Business Machines Corporation | Bulk silicon voltage plane for SOI applications |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| US6180983B1 (en) * | 1998-07-17 | 2001-01-30 | National Semiconductor Corporation | High-voltage MOS transistor on a silicon on insulator wafer |
| US6150834A (en) * | 1998-11-12 | 2000-11-21 | International Business Machines Corporation | Elimination of SOI parasitic bipolar effect |
| JP3312691B2 (ja) * | 1999-04-19 | 2002-08-12 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
| US6358820B1 (en) | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6436744B1 (en) | 2001-03-16 | 2002-08-20 | International Business Machines Corporation | Method and structure for creating high density buried contact for use with SOI processes for high performance logic |
| US6670675B2 (en) * | 2001-08-06 | 2003-12-30 | International Business Machines Corporation | Deep trench body SOI contacts with epitaxial layer formation |
| US6642133B2 (en) * | 2001-12-20 | 2003-11-04 | Intel Corporation | Silicon-on-insulator structure and method of reducing backside drain-induced barrier lowering |
| US6806123B2 (en) * | 2002-04-26 | 2004-10-19 | Micron Technology, Inc. | Methods of forming isolation regions associated with semiconductor constructions |
| JP2003332580A (ja) * | 2002-05-09 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| JP2004103613A (ja) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置とその製造方法 |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| EP1588418A1 (de) * | 2003-01-30 | 2005-10-26 | X-FAB Semiconductor Foundries AG | Soi struktur mit substratkontakten beidseits der box und herstellungs-verfahren für eine solche struktur |
| JP5264197B2 (ja) | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176165A (ja) * | 1990-11-08 | 1992-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2621642B2 (ja) * | 1990-11-13 | 1997-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH04307972A (ja) * | 1991-04-05 | 1992-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05183157A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 両面ゲート電界効果トランジスタ及びその製造方法 |
| JPH05299437A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
| US5324960A (en) * | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
| JP3247801B2 (ja) * | 1993-07-27 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置およびその製造方法 |
-
1994
- 1994-11-28 JP JP29320594A patent/JP3322492B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-13 KR KR1019950035428A patent/KR100190833B1/ko not_active IP Right Cessation
-
1996
- 1996-10-30 US US08/740,511 patent/US5654573A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3322492B2 (ja) | 2002-09-09 |
| US5654573A (en) | 1997-08-05 |
| KR960019497A (ko) | 1996-06-17 |
| JPH08153775A (ja) | 1996-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190833B1 (ko) | Soi구조를가지는반도체장치및그의제조방법 | |
| US4906587A (en) | Making a silicon-on-insulator transistor with selectable body node to source node connection | |
| US5620912A (en) | Method of manufacturing a semiconductor device using a spacer | |
| US5672533A (en) | Field effect transistor having impurity regions of different depths and manufacturing method thereof | |
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5652454A (en) | Semiconductor device on an SOI substrate | |
| US5504027A (en) | Method for fabricating semiconductor memory devices | |
| KR0133921B1 (ko) | 반도체 장치 | |
| US4536947A (en) | CMOS process for fabricating integrated circuits, particularly dynamic memory cells with storage capacitors | |
| US7518198B2 (en) | Transistor and method for manufacturing the same | |
| KR20010045580A (ko) | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 | |
| US5963813A (en) | Integrated circuitry and method of forming a field effect transistor | |
| US5041887A (en) | Semiconductor memory device | |
| US5079605A (en) | Silicon-on-insulator transistor with selectable body node to source node connection | |
| JPH05129429A (ja) | 半導体装置およびその製造方法 | |
| KR100593739B1 (ko) | 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법 | |
| US4484209A (en) | SOS Mosfet with thinned channel contact region | |
| JP3323381B2 (ja) | 半導体装置及びその製造方法 | |
| KR100344489B1 (ko) | 반도체집적회로장치의제조방법 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| KR970000227B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| US7638828B2 (en) | Embedded capacitor | |
| US20240186236A1 (en) | Integrated filler capacitor cell device and corresponding manufacturing method | |
| JPH11284137A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070110 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |