JP2004103613A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板1内に中空領域5が形成されている。中空領域5上のシリコン層4内に形成された複数の開口部4aはそれぞれ埋め込み膜6により埋め込まれている。中空領域5の底部に複数のシリコン柱7が形成され、シリコン柱7によりシリコン層4が支えられている。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、例えば中空領域や多孔質シリコン層を用いた半導体装置とその製造方法に関する。
【0002】
【従来の技術】
半導体デバイスの性能向上のためにSON(Silicon on Nothing)構造を用いたデバイスが提案されている。このデバイスは、現在μmオーダーの単体のSON構造を用いて動作検証が行われている。したがって、大規模LSIとして実用化するためには、このμmオーダーのSON構造を縦横に並べて形成する必要がある。
【0003】
微細なSON構造を形成する方法として、水素アニールを用いてトレンチの表面にシリコン層を形成し、トレンチを中空構造とする方法がある(例えば、非特許文献1,非特許文献2)。
【0004】
【非特許文献1】
T. Sato 「IEDM : international ELECTRON DEVICES meeting」 1999 TECHNICAL DIGEST、p. 517−520
【0005】
【非特許文献2】
T. Sato 「IEDM : international ELECTRON DEVICES meeting」 2001 TECHNICAL DIGEST、p. 809−812
【0006】
【発明が解決しようとする課題】
しかし、上記単体のSON構造を大量に配置する構成は、素子間に無駄な領域が生じるため、チップの面積効率が低下する。このため、SON構造を有する素子を大規模に形成することが必要になる。しかしながら、実用的で大規模な中空構造を形成することは難しく、SON構造による大規模LSIを実現することが困難であった。
【0007】
また、近時、複数のシステムをワンチップに混載し、小型化・高性能化を図る所謂システム・オン・チップ技術が検討されている。しかし、高性能のインダクタをシリコン基板上に形成した場合、シリコン基板中に発生する渦電流により、インダクタの特性が劣化するため、インダクタをシリコン基板上に形成することが困難であった。さらに、デジタル回路とアナログ回路をワンチップに混載した場合、これら回路間でクロストークが発生する等の問題がある。さらに、基板の一部にSOI(Silicon On Insulator)領域を形成した部分SOI基板を作成する際、SOI領域とバルク領域の境界領域の形状が悪く、その後のプロセスにおいてトラブルが生じ易いという問題を有していた。
【0008】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、中空領域を有する素子を大規模に形成することが可能な半導体装置とその製造方法を提供しようとするものである。
【0009】
さらに、本発明は、システム・オン・チップに適した半導体装置とその製造方法を提供しようとするものである。
【0010】
【課題を解決するための手段】
本発明の第1の半導体装置は、上記課題を解決するため、シリコン基板内に形成された中空領域と、前記中空領域上のシリコン層内に形成された複数の開口部と、前記開口部に埋め込まれた埋め込み膜と、前記中空領域の底部に形成され、前記埋め込み膜以外の前記シリコン層を支える複数のシリコン柱とを具備している。
【0011】
第1の半導体装置の製造方法は、シリコン基板の表面にシリコン柱となる領域に対応して絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層上の前記シリコン層に前記多孔質シリコンを露出させる開口部を形成し、前記開口部を介して前記多孔質シリコン層を除去し、前記シリコン層下部の前記シリコン基板内に中空領域及びシリコン柱を形成し、前記開口部を埋め込み膜により塞ぐことを特徴とする。
【0012】
本発明の第2の半導体装置は、シリコン基板内に形成された中空領域と、前記中空領域上のシリコン層内に形成された開口部と、前記開口部に埋め込まれた埋め込み膜と、前記シリコン層上に形成された絶縁膜と、前記中空領域に対応した前記絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【0013】
第2の半導体装置の製造方法は、シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記第1の絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に第1の多孔質シリコン層を形成し、前記第1の多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、前記第1の多孔質シリコン層上の前記シリコン層の一部を露出させる第2の絶縁性膜を形成し、陽極化成により、前記シリコン層内に前記第1の多孔質シリコン層と連続する第2の多孔質シリコン層を形成し、前記第2、第1の多孔質シリコン層をエッチングにより除去し、前記シリコン層内に開口部を形成するとともに、前記シリコン基板内に前記開口部と連続する中空領域を形成し、前記開口部を埋め込み膜により閉塞し、前記シリコン層上に絶縁膜を形成し、前記中空領域に対応する前記絶縁膜上にインダクタを形成することを特徴とする。
【0014】
本発明の第3の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記ボディ部の下の前記シリコン基板内に形成された多孔質シリコン層と、前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【0015】
第3の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域を形成するとともに、前記シリコン層の下部の一部に前記多孔質シリコン層を残し、前記開口部を埋め込み膜により閉塞し、前記中空領域は前記シリコン層内に形成されるMOSトランジスタのソース・ドレイン領域に対応し、前記多孔質シリコン層は前記MOSトランジスタのボディ部に対応することを特徴とする。
【0016】
本発明の第4の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記ボディ部の下の前記シリコン基板内に形成されたシリコン柱と、前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【0017】
第4の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、前記シリコン基板の表面および前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層に対応する前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域及びシリコン柱を形成し、前記開口部を埋め込み膜により閉塞し、前記中空領域は前記シリコン層内に形成されるMOSトランジスタのソース・ドレイン領域に対応し、前記シリコン柱は前記MOSトランジスタのボディ部に対応することを特徴とする。
【0018】
本発明の第5の半導体装置は、シリコン基板の表面に形成されたシリコン層と、少なくとも前記シリコン層内に形成されたMOSトランジスタのボディ部と、前記シリコン層及び前記シリコン基板内に形成された前記MOSトランジスタのソース・ドレイン領域と、前記ボディ部の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【0019】
本発明の第6の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記シリコン層下の前記シリコン基板内に前記ソース・ドレイン領域及び前記ボディ部に接して形成された中空領域とを具備することを特徴とする。
【0020】
本発明の第6の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、水素ガス雰囲気中で前記シリコン基板を熱処理することにより、前記多孔質シリコン層中のシリコンを移動させ、前記シリコン基板内に中空領域を形成するとともに、中空領域上にシリコン層を形成し、前記シリコン層内にMOSトランジスタの一部を形成することを特徴とする。
【0021】
本発明の第7の半導体装置は、シリコン基板内に選択的に形成された多孔質シリコン層と、前記シリコン基板及び前記多孔質シリコン層上に形成された絶縁膜と、前記多孔質シリコン層に対応した前記絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【0022】
本発明の第7の半導体装置の製造方法は、シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン層の上に絶縁膜を形成し、前記多孔質シリコン層に対応する前記絶縁膜上にインダクタを形成することを特徴とする。
【0023】
本発明の第8の半導体装置は、シリコン基板内に選択的に形成された多孔質シリコン層と、前記シリコン基板及び前記多孔質シリコン層上に形成されたシリコン層と、前記多孔質シリコン層に対応する前記シリコン層内に選択的に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜と、前記多孔質シリコン層に対応した前記第2の絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【0024】
本発明の第8の半導体装置の製造方法は、シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層に対応する前記シリコン層内に第1の絶縁膜を形成し、前記第1の絶縁膜及び前記シリコン層上に第2の絶縁膜を形成し、前記多孔質シリコン層に対応する前記第2の絶縁膜上にインダクタを形成することを特徴とする。
【0025】
本発明の第9の半導体装置は、シリコン基板内に形成された多孔質シリコン層と、前記多孔質シリコン層上に形成されたシリコン層と、前記シリコン層内の素子領域以外の領域に選択的に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜と、前記素子領域以外の領域に形成された第1の絶縁膜に対応した前記第2の絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【0026】
本発明の第9の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、素子領域以外の前記シリコン層内に第1の絶縁膜を形成し、前記第1の絶縁膜及び前記シリコン層上に第2の絶縁膜を形成し、前記素子領域以外に対応する前記第2の絶縁膜上にインダクタを形成することを特徴とする。
【0027】
本発明の第10の半導体装置の製造方法は、シリコン基板内に形成された多孔質シリコン層と、前記多孔質シリコン層上に形成されたシリコン層と、前記シリコン層内に前記多孔質シリコン層と接して形成され、アナログ部とロジック部を分離する絶縁膜とを具備することを特徴とする。
【0028】
本発明の第10の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層内に前記多孔質シリコン層に接してアナログ部とデジタル回路とを分離する絶縁膜を形成することを特徴とする。
【0029】
本発明の第11の半導体装置は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部とロジック部の相互間に形成され、前記アナログ部とロジック部とを分離する第1の深さを有する第1の素子分離領域と、前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第1の深さより浅い第2の深さを有する第2の素子分離領域とを具備することを特徴とする半導体装置。
【0030】
本発明の第11の半導体装置の製造方法は、陽極化成により、アナログ部とロジック部の間に位置するシリコン基板内に第1の深さの多孔質シリコン層を形成し、前記多孔質シリコン層をエッチングすることにより第1の深さの第1のトレンチを形成し、前記第1のトレンチ内を第1の絶縁膜により埋め込むことにより第1の素子分離膜を形成し、前記アナログ部及びロジック部の前記シリコン基板内に前記第1の深さより浅い第2のトレンチをそれぞれ形成し、前記第2のトレンチを第2の絶縁膜により埋め込むことにより第2の素子分離領域を形成することを特徴とする。
【0031】
本発明の第12の半導体装置は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部の周囲に位置する前記シリコン基板内に形成され、前記アナログ部とロジック部とを分離する第1の深さを有する第1の素子分離領域と、前記第1の素子分離領域の内側の前記シリコン基板内で、前記第1の素子分離領域に接して形成された多孔質シリコン層と、前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第1の深さより浅い第2の深さを有する第2の素子分離領域とを具備することを特徴とする。
【0032】
本発明の第12の半導体装置の製造方法は、陽極化成により、アナログ部に位置するシリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン基板内に前記多孔質シリコン層を囲む第1の深さの第1のトレンチを形成し、前記第1のトレンチ内を第1の絶縁膜により埋め込むことにより第1の素子分離膜を形成し、前記アナログ部及びロジック部の前記シリコン基板内に前記第1の深さより浅い第2のトレンチをそれぞれ形成し、前記第2のトレンチを第2の絶縁膜により埋め込むことにより第2の分離領域を形成することを特徴とする。
【0033】
本発明の第13の半導体装置の製造方法は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部の位置する前記シリコン基板内に形成された第1の多孔質シリコン層と、前記第1の多孔質シリコン層上に形成されたシリコン層と、前記第1の多孔質シリコン層の周辺に接し、前記シリコン層を囲む第2の多孔質シリコン層とを具備することを特徴とする。
【0034】
本発明の第13の半導体装置の製造方法は、陽極化成により、アナログ部に位置するシリコン基板の表面領域に第1の多孔質シリコン層を形成し、前記第1の多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、陽極化成により、前記シリコン層内に前記第1の多孔質シリコン層の周囲に接し、アナログ部を囲む第2の多孔質シリコン層を形成することを特徴とする。
【0035】
本発明の第14の半導体装置の製造方法は、陽極化成により第1のシリコン基板の表面領域に第1の多孔質シリコン層を形成し、前記第1の多孔質シリコン層上にエピタキシャル成長法により第1のシリコン層を形成し、陽極化成により、前記第1のシリコン層内のSOI領域となる部分以外の部分に前記第1の多孔質シリコン層に接する第2の多孔質シリコン層を形成し、前記第2の多孔質シリコン層及び第1のシリコン層の上に埋め込み絶縁膜となる絶縁膜を形成し、前記絶縁膜の上に支持基板としての第2のシリコン基板を接着し、前記第1、第2の多孔質シリコン層を除去することにより、前記第1のシリコン基板を剥離し、水素ガス雰囲気により前記第2のシリコン基板を熱処理することにより、前記第1のシリコン層の側面に順テーパ部を形成し、前記第1のシリコン層をマスクにより覆い、前記マスクを用いて前記絶縁膜を除去して前記第2のシリコン基板を露出させ、エピタキシャル成長法により、前記第2のシリコン基板上に第2のシリコン層を形成することを特徴とする。
【0036】
本発明の第15の半導体装置の製造方法は、シリコン基板の表面に埋め込み絶縁膜となる第1の絶縁膜を形成し、この第1の絶縁膜の上にSOI層を形成し、前記SOI層の一部に第1のマスク材を形成し、前記第1のマスク材をマスクとして、前記SOI層及び前記第1の絶縁膜を除去して前記シリコン基板の表面を露出させ、エピタキシャル成長法により前記シリコン基板の表面にシリコン層を形成し、前記シリコン層上に前記シリコン層の異常形状部を除いて第2のマスク材を形成し、前記第2のマスク材をマスクとして、陽極化成により前記異常形状部に多孔質シリコン層を形成し、前記多孔質シリコン層をエッチングして除去することを特徴とする。
【0037】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。尚、各実施形態において、同一部分には同一符号を付す。
【0038】
(第1の実施形態)
図1、図2は、本発明の第1の実施形態を示している。図1は、平面図であり、図2は、図1のII−II線に沿った断面図を示している。
【0039】
図1、図2において、シリコン基板1内に中空領域5が形成されている。この中空領域5の上にシリコン層4が形成されている。この中空領域5とシリコン層4とにより、大規模なSON構造を形成している。また、シリコン層4には複数の開口部4aが形成され、これら開口部4a内は、例えば絶縁膜からなる埋め込み膜6で充たされている。これら開口部4a及び埋め込み膜6の表面積は、素子の有効面積を増大するために、極力小さいことが望ましい。さらに、埋め込み膜6以外のシリコン層4の下方には、シリコン柱7が形成されている。このシリコン柱7は、中空領域5の底部から形成されており、シリコン層4を支えている。
【0040】
複数の埋め込み膜6により囲まれたシリコン層4内に、例えば複数のトランジスタ等の素子を形成することが可能である。これにより、SON構造を有する素子を形成することができる。
【0041】
図3乃至図8は、第1の実施形態の製造方法を示している。図3は、大規模SON構造を形成するための最初のパターニング工程を示している。図4は、図3のIV−IV線に沿った断面図である。
【0042】
先ず、図3、図4に示すように、シリコン基板1上に絶縁性膜2が形成され、この絶縁性膜2がパターニングされる。この絶縁性膜2は、前記中空領域5に対応する部分が除去され、シリコン柱4に対応する部分、及び中空領域の周縁部に対応する部分が残される。この絶縁性膜2としては、例えばレジスト膜、シリコン酸化膜、シリコン窒化膜を用いることができる。
【0043】
続いて陽極化成を行いシリコン表面に多孔質シリコン層を形成する。すなわち、例えばHF+エタノール溶液中でシリコン基板1を陽極として電流を印加すると、絶縁性膜2のない部分だけに電流が流れる。このため、シリコン基板1の表面に数nmの径の微細孔が形成され、これが基板内部へ伸長していく。このようにして、選択的に多孔質シリコン層が形成される。
【0044】
図5は、陽極化成後の状態を示しており、絶縁性膜2から露出したシリコン基板1の表面領域に多孔質シリコン層3が形成されている。
【0045】
続いて、図6に示すように、絶縁性膜2を除去した後、シリコン基板1の表面にエピタキシャル成長法によりシリコン層4が形成される。
【0046】
次に、図7に示すように、シリコン層4の上に、例えば図示せぬフォトレジストによりマスクパターンが形成される。このマスクパターンを用いてシリコン層4が例えばRIE(Reactive Ion Etching)によりエッチングされ、複数の開口部4aが形成される。この開口部4aは、シリコン基板1以外の多孔質シリコン層3上に形成され、多孔質シリコン層3を露出する。
【0047】
この後、シリコン基板1をHF系の溶液に浸すことにより、多孔質シリコン層3が選択的にエッチングされて中空領域5が形成される。すなわち、開口部4aを介して多孔質シリコン層3がエッチングされ、除去される。
【0048】
図8は、多孔質シリコン層3を除去した状態を示している。多孔質シリコン層3が形成されなかった領域はシリコン柱7として残り、シリコン層4を支えている。
【0049】
次に、図1、図2に示すように、多孔質シリコン層3のエッチングに使用した開口部4aに埋め込み膜6が充填され、開口部4aが閉塞される。開口部4aの面積は非常に小さい。このため、例えばLPCVD(Low Pressure Chemical Vapor Deposition)等を用いて膜を堆積することにより、開口部4aを容易に塞ぐことができる。この膜は図示しないが中空領域5の内壁にも付着する。しかし、その量は僅かであるため、中空領域5が埋め込まれることはない。
【0050】
埋め込み膜6を堆積した後、例えばCMP(Chemical Mechanical Polishing)等によって表面を平坦化することにより、大規模なSON構造が完成される。
【0051】
実際のLSI作製に際しては、この後、シリコン層4内に素子分離領域やトランジスタ等の素子が形成される。
【0052】
上記第1の実施形態によれば、シリコン基板1内に中空領域5を形成し、この中空領域5の底部に形成されたシリコン柱7によりシリコン層4を支えている。
このため、大規模なSON構造を形成することが可能である。
【0053】
しかも、この構成の場合、多孔質シリコン層3を除去するために用いる開口部4a、及び開口部4a内に充たされた埋め込み膜6の表面積を十分小さくすることができる。このため、単体のSON構造を複数個配置する場合に比べて無駄な領域の発生を削減できるため、チップの有効面積を増大できる。
【0054】
(第2の実施形態)
図9乃至図12は、本発明の第2の実施形態を示すものであり、第1の実施形態の他の製造方法を示している。第1の実施形態の図3乃至図6までの製造工程は、第2の実施形態においても同一であるため、説明は省略する。
【0055】
図9において、先ず、シリコン層4及びシリコン基板1内に、素子分離領域としての例えばSTI(Shallow Trench Isolation)8が形成される。すなわち、シリコン層4及びシリコン基板1内にトレンチが形成され、このトレンチを絶縁膜により埋め込むことによりSTI8が形成される。
【0056】
この後、シリコン層4内に例えばトランジスタTrが形成される。すなわち、シリコン層4の上に例えばゲート絶縁膜が形成され、このゲート絶縁膜の上にゲート電極が形成される。さらに、シリコン層4にソース・ドレイン領域としての拡散層が形成される。
【0057】
上記素子形成プロセスの後、図10に示すように、シリコン層4上に素子を保護するための保護膜9が堆積される。この保護膜9は、例えばシリコン窒化膜が用いられる。この後、素子が形成された領域以外で、多孔質シリコン層3上のシリコン層4及び保護膜9に複数の開口部4aが形成される。
【0058】
図11に示すように、これら開口部4aを用いて、前述したようにして多孔質シリコン層9がエッチングされ、除去される。このようにして、シリコン層4の下に中空領域5が形成される。この後、第1の実施形態と同様にして、埋め込み膜6が保護膜9の上に堆積され、開口部4aが埋め込み膜6により閉塞される。
【0059】
上記第2の実施形態によれば、SON構造の形成前に高温の熱処理が必要な素子形成のプロセスを行っている。このため、SON構造の形成前に高温の熱処理工程が終了しているため、高温によるストレスがSON構造に与える影響を小さくすることができる。
【0060】
(第3の実施形態)
図13、図14は、本発明の第3の実施形態を示している。第1、第2の実施形態において、開口部4aは、絶縁膜からなる埋め込み膜6により埋め込まれた。これに対して、第3の実施形態は、開口部4aをシリコン層4bにより埋め込んでいる。すなわち、シリコン基板1を水素ガスの雰囲気内で熱処理(水素アニール)することにより、開口部4aをシリコン層4bにより埋め込むことができる。
【0061】
上記第3の実施形態によれば、開口部4aをシリコン層4bにより埋め込んでいるため、シリコン層4の有効面積を拡大することができ、素子領域を広げることが可能である。
【0062】
(第4の実施形態)
図15は、本発明の第4の実施形態を示している。第4の実施形態は、システム・オン・チップの例を示している。
【0063】
図15において、シリコン基板1内に中空領域5が選択的に形成されている。
中空領域5の上方には、シリコン層4が形成されている。シリコン層4の内部には中空領域5と連通した開口部4aが形成されている。この開口部4a内には埋め込み膜6が形成され、この埋め込み膜6により開口部4aが閉塞されている。
シリコン層4の上方には層間絶縁膜16が形成され、層間絶縁膜16の上にはスパイラル状のインダクタ17(平面図は図示せず)が形成されている。
【0064】
一方、中空領域5が形成されていない部分は通常のバルク基板と同じ構造とされ、この部分に例えばNMOS型トランジスタTrが形成されている。すなわち、シリコン基板1の表面領域に、例えばP型層10が形成されている。このP型層10の内部にNチャネルMOSトランジスタ(以下NMOSトランジスタと称す)Trのソース・ドレイン領域11、12としてのN型拡散層が形成されている。P型層10の上にはゲート絶縁膜14を介してゲート電極13が形成されている。このゲート電極13の両側面には側壁絶縁膜15が形成されている。MOSトランジスタTrは、前記層間絶縁膜16により覆われている。
【0065】
図16乃至図22は、第4の実施形態の製造方法を示している。
【0066】
図16において、シリコン基板1の表面には、選択的に絶縁性膜2が形成されている。すなわち、絶縁性膜2は、中空領域5を形成する領域を除いて形成される。絶縁性膜2は、例えばレジストなどでもよい。この後、シリコン基板1に対して陽極化成を行う。つまり、HF+エタノール溶液中でシリコン基板1を陽極として電流を印加する。すると、シリコン基板1の表面に数nmの径の微細孔が形成され、これが内部へ伸長していく。
【0067】
図17は、陽極化成の様子を示している。電流は絶縁性膜2のない部分だけに流れる。このため、絶縁性膜2のない部分のシリコン基板1内に選択的に多孔質シリコン層3が形成される。
【0068】
次に、図18に示すように、絶縁性膜2が除去され、シリコン基板1の表面に、エピタキシャル成長法によりシリコン層4が形成される。
【0069】
次いで、図19に示すように、シリコン層4上に絶縁性膜2aが形成される。
この絶縁性膜2aは、多孔質シリコン層3に対応した部分がエッチングされ、シリコン層4を露出する微細な開口が形成される。この状態のシリコン基板1に対し、適度な時間、陽極化成を行う。
【0070】
すると、図20に示すように、シリコン層4の表面から多孔質シリコン層3aが成長し、先に形成した多孔質シリコン層3に連続する。この後、シリコン基板4をHF系の溶液でエッチングする。
【0071】
すると、図21に示すように、シリコンに対するエッチングレートの差により、多孔質シリコン層3、3aがエッチングされ、中空領域5及びこれに連続する開口部4aが形成される。
【0072】
次に、例えばLPCVDにより、埋め込み膜6を堆積することにより、図22に示すように、開口部4aが閉塞される。開口部4aは非常に小さいため容易に塞ぐことができる。埋め込み膜6は、図示しないが中空領域5の内壁にも付着する。しかし、その量は僅かであるため、影響はない。この後、通常のSTIプロセスにより基板上の必要な領域に素子分離領域としてのSTI8が形成される。
【0073】
この後、通常の半導体プロセスにより、図15に示すように、STI8により囲まれた素子領域内にP型層10や前記MOSトランジスタTrが形成され、層間絶縁膜16の上にインダクタ17が形成される。
【0074】
なお、図15において、素子領域にはNMOSトランジスタを形成したが、これに限らず、PチャネルMOSトランジスタ、或いはその他の半導体素子が形成される。
【0075】
第4の実施形態によれば、スパイラル状のインダクタ17の下方部に中空領域5が形成されている。このため、シリコン基板1中の渦電流の発生を抑えることができる。したがって、インダクタ17の特性を向上できる。
【0076】
しかも、陽極化成により、シリコン基板1内に多孔質シリコン層3を形成し、この多孔質シリコン層3の上にシリコン層4を形成し、このシリコン層4に多孔質シリコン層3と連続する多孔質シリコン層3aを形成し、これら多孔質シリコン層3、3aをエッチングすることにより、中空領域5を形成している。このため、シリコン基板1ないに大きな中空領域5を容易に形成することが可能である。
【0077】
(第5の実施形態)
図23は、本発明の第5の実施形態を示している。第5の実施形態は、SON構造を用いたデバイスを示している。
【0078】
図23において、シリコン基板1内に選択的に多孔質シリコン層3が形成され、多孔質シリコン層3に隣接して中空領域5が形成されている。多孔質シリコン層3及び中空領域5の上にシリコン層4が形成され、このシリコン層4の内部に例えばNMOSトランジスタTrが形成されている。すなわち、トランジスタTrのソース・ドレイン領域11、12としてのN型拡散層が形成されている。これらトランジスタTrに隣接するシリコン層4の内部には、埋め込み膜6が形成されている。前記多孔質シリコン層3は、NMOSトランジスタTrのP型ボディ部10に接し、中空領域5はソース・ドレイン領域11、12の下部に接している。
【0079】
図24乃至図27は、第5の実施形態の製造方法を示している。
【0080】
先ず、図24に示すように、陽極化成により、シリコン基板1の表面に多孔質シリコン層3が形成される。
【0081】
この後、図25に示すように、エピタキシャル成長法により、多孔質シリコン層3上にシリコン層4が形成される。
【0082】
次に、図26に示すように、シリコン層4がRIE等により選択的にエッチングされ、開口部4aが形成される。
【0083】
さらに、図27に示すように、HF系溶液により多孔質シリコン層3が選択的にエッチングされる。すなわち、エッチング時間を制御することにより、後にトランジスタのP型ボディ部となるシリコン層4の下部に多孔質シリコン層3を残している。
【0084】
この後、シリコン層4内の開口部4aが埋め込み膜6により埋め込まれ、図23に示す構成とされる。その後、周知のプロセスにより、MOSトランジスタが形成される
尚、中空領域5を形成するための一連のエッチング工程は、上記実施形態に限定されるものではない。例えばシリコン層4はRIEによりエッチングしたが、RIEを用いず、第4の実施形態で説明したように、シリコン層4の一部に多孔質シリコン層3と連続する多孔質シリコン層3aを形成し、2層の多孔質シリコン層を連続的にエッチングすることにより、図27の形状を形成することも可能である。
【0085】
また、シリコン層4にはNMOSトランジスタを形成したが、これに限定されるものではなく、PMOSトランジスタ、或いはその他の半導体素子でも構わない。PMOSトランジスタを形成する場合、シリコン層4内にはN型ボディ部が形成されることは言うまでもない。
【0086】
上記第5の実施形態によれば、ソース・ドレインには余分な寄生容量がないので、高速な動作が可能である。また、P型ボディ部は多孔質シリコン層3を通って基板1に接しているので、P型ボディの電位が安定し、安定動作が可能となる。
【0087】
(第6の実施形態)
図28は、本発明の第6の実施形態を示している。第6の実施形態は、第5の実施形態を変形したものであり、図28において、図23と相違する部分について説明する。図23において、NMOSトランジスタTrのPボディ部10の下部には多孔質シリコン層3が形成されている。これに対して、図28において、NMOSトランジスタのPボディ部10の下部にはシリコン柱7が形成されている。また、NMOSトランジスタTrのソース・ドレイン領域11、12の下部には、中空領域5が形成されている。
【0088】
図29乃至図31は、第6の実施形態の製造方法を示している。
【0089】
図29は、図4乃至図6に製造方法で形成した構造である。すなわち、シリコン基板1内には選択的に多孔質シリコン層3が形成されている。シリコン基板1及び多孔質シリコン層3上には、エピタキシャル成長法により、シリコン層4が形成されている。
【0090】
次に、図30に示すように、シリコン層4が例えばRIEで選択的にエッチングされ、多孔質シリコン層3を露出する開口部4aが形成される。
【0091】
この後、図31に示すように、HF系溶液により多孔質シリコン層3が選択的にエッチングされ、中空領域5及びシリコン柱7が形成される。シリコン柱7は、後にトランジスタのP型ボディ部の直下に形成されている。
【0092】
尚、中空領域5を形成するための一連のエッチング工程は、上記実施形態に限定されるものではない。例えばシリコン層4はRIEによりエッチングしたが、RIEを用いず、第4の実施形態で説明したように、シリコン層4の一部に多孔質シリコン層3と連続する多孔質シリコン層3aを形成し、2層の多孔質シリコン層を連続的にエッチングすることにより、図31の形状を形成することも可能である。
【0093】
また、シリコン層4内にはPMOSトランジスタを形成したが、これに限らずNMOSトランジスタを構成してもよい。
【0094】
第6の実施形態によれば、ソース・ドレイン領域11、12の下部は中空領域5であり、ソース・ドレイン領域11、12には余分な寄生容量がない。このため、トランジスタは高速動作が可能である。
【0095】
また、P型ボディ部10は単結晶シリコン層を通ってシリコン基板1に接している。このため、P型ボディ部10の電位を安定化でき、トランジスタの動作を安定化できる。
【0096】
(第7の実施形態)
図32は、本発明の第7の実施形態を示している。シリコン基板1には、STI8が形成されている。STI8により囲まれた素子領域内において、シリコン基板1の表面領域内には、例えば10乃至50nm程度の非常に薄いシリコン層4が形成されている。このシリコン層4内にたとえばNMOSトランジスタTrのソース・ドレイン領域11、12が形成されている。ソース・ドレイン領域11、12直下のシリコン基板1内には中空領域5がそれぞれ形成されている。中空領域5は例えばSTI8に接して形成されている。中空領域5の相互間のシリコン基板1は、ソース・ドレイン領域11、12相互間のP型ボディ部10に接している。
【0097】
上記第7の実施形態によれば、ソース・ドレイン領域11、12の直下に中空領域5が形成されている。このため、ソース・ドレイン領域11、12には余分な寄生容量が殆どない。したがって、このMOSトランジスタは高速動作が可能である。
【0098】
また、P型ボディ部10は、単結晶シリコン層を通ってシリコン基板1に接しているため、P型ボディ部10の電位が安定する。したがって、このMOSトランジスタは安定動作が可能となる。
【0099】
(第8の実施形態)
図33は、本発明の第8の実施形態を示している。図33は、図32の変形例である。図32において、中空領域5は、ソース・ドレイン領域11、12の直下に形成されている。これに対して、図33において、中空領域5は、NMOSトランジスタTrのP型ボディ部10の直下に形成されている。すなわち、中空領域5は、STI8から離れた素子領域のほぼ中央部に形成されている。ソース・ドレイン領域11、12は例えばシリコン層4及びシリコン基板1内に形成されている。また、P型ボディ部のシリコン層の厚さは非常に薄く、例えば10乃至50nm程度である。
【0100】
上記第8の実施形態によれば、P型ボディ部10内の空乏層が中空領域5に接している。このため、完全空乏型のMOSトランジスタを構成することが可能である。
【0101】
しかも、ソース・ドレイン領域11、12は、シリコン層4及びシリコン基板1内に形成されるため、厚い領域とすることができる。したがって、エレベーティッド・ソース・ドレインなどの構成を用いる必要がないため、製造プロセスを削減することができる。
【0102】
(第9の実施形態)
図34は、本発明の第9の実施形態を示している。図34は、図32、図33の変形例である。STI8により囲まれた素子領域において、シリコン基板1内には、中空領域5が形成されている。すなわち、この中空領域5は、素子領域全体に亘って形成されている。中空領域5の上部には、シリコン層4が形成されている。このシリコン層4の厚さは非常に薄く、例えば10乃至50nm程度である。このシリコン層4内に例えばNMOSトランジスタのソース・ドレイン領域及びPボディ部10が形成されている。
【0103】
第9の実施形態によれば、完全空乏型のトランジスタを構成することが可能である。したがって、高速動作、及び低消費電流を実現できる。
【0104】
図35乃至37は、第7の実施形態に適用される製造方法を示している。図35は、上記各実施形態において説明したと同様に、陽極化成により、シリコン基板1の表面領域に選択的に多孔質シリコン層3を形成した状態を示している。次に、この基板表面を水素アニール処理する。
【0105】
すると、図36に示すように、多孔質シリコン部3のシリコンが上方に移動し、シリコン基板1内に中空領域5が形成されるとともに、中空領域5の表面がシリコンにより閉塞される。
【0106】
この後、図37に示すように、シリコン基板1内にSTI8が形成される。次いで、STI8により囲まれた素子領域内に、通常の製造工程によりMOSトランジスタ等が形成される。
【0107】
前記中空領域5の厚さは、最初に形成されていた多孔質シリコン層3の微細度によって変化し、孔密度が高いほど厚くなる。多孔質シリコン層3の微細度は、陽極化成時の電流量や薬液により最適化することが可能である。これにより、中空領域5の大きさを制御し、結果として中空領域5上のシリコン層4の膜厚を通常の加工では不可能な範囲まで薄くできる。
【0108】
第7乃至第9の実施形態では、例として10乃至50nmの薄いシリコン層を形成した。しかし、この方法によれば、陽極化成の条件を適宜設定することにより、例えば50nm以上の厚いシリコン層も形成することが可能である。
【0109】
図35乃至37は、第7の実施形態に適用される製造方法を示している。しかし、この製造方法を第8、第9の実施形態に適用することが可能である。すなわち、多孔質シリコン層3の形成数、及び形成位置を変えることにより、第8、第9の実施形態に示す中空領域5を形成することができる。つまり、第8の実施形態の場合、MOSトランジスタのボディ部と対応する位置に多孔質シリコン層3を形成すればよい。また、第9の実施形態の場合、MOSトランジスタのボディ部及びソース・ドレイン領域と対応する位置、すなわち、素子領域の全体に亘って多孔質シリコン層3を形成すればよい。
【0110】
また、素子領域にはNMOSトランジスタを形成したが、これに限らずPMOSトランジスタ或いはその他の半導体素子でも構わない。
【0111】
(第10の実施形態)
図38に示すのは本発明の第10の実施形態である。第10の実施形態は、図15に示す第4の実施形態の変形例を示している。シリコン基板1上に多孔質シリコン層3が選択的に形成されている。多孔質シリコン層3の上方には層間絶縁膜16を介してスパイラル状のインダクタ17(平面図は図示せず)が形成されている。また、多孔質シリコン層3が形成されていないシリコン基板1部分は、通常のバルク基板と同じ構造になっている。このシリコン基板1内には例えばNMOS型トランジスタTrが形成されている。
【0112】
図39、図40は、第10の実施形態の製造方法を示している。
【0113】
先ず、図39に示すように、シリコン基板1の表面に選択的に絶縁性膜2が形成される。この絶縁性膜2は多孔質シリコン層3の非形成領域に対応して形成される。絶縁性膜2はレジストなどでもよい。このシリコン基板1に対して、前述したようにして陽極化成を行う。これにより、絶縁性膜2のない部分だけに電流が流れるため、図39に示すように、選択的に多孔質シリコン層3が形成される。
【0114】
この後、図40に示すように、絶縁性膜2を除去し、シリコン基板1内にSTI8を形成する。
【0115】
次いで、図38に示すように、STI8により囲まれた素子領域に前述したようにしてNMOSトランジスタTrが形成される。この後、全面に層間絶縁膜16が形成される。次に、多孔質シリコン層3に対応する層間絶縁膜16の上に通常の半導体プロセスにより、インダクタ17が形成される。
【0116】
上記第10の実施形態によれば、スパイラル状のインダクタ17の下方部に多孔質シリコン層3が形成されている。したがって、シリコン基板1内において、渦電流の発生が抑えられるため、インダクタ17の特性を向上できる。
【0117】
(第11の実施形態)
図41は、本発明の第11の実施形態を示している。第11の実施形態は第10の実施形態の変形例を示している。
【0118】
図41において、シリコン基板1内には、多孔質シリコン層3が選択的に形成されている。多孔質シリコン層3の上方にはSTI8と連続する埋め込み酸化膜8aが形成されている。STI8により囲まれた素子領域及び埋め込み酸化膜8aの上には層間絶縁膜16が形成されている。多孔質シリコン層3に対応する層間絶縁膜16の上にはスパイラル状のインダクタ17(平面図は図示せず)が形成されている。
【0119】
また、多孔質シリコン層3が形成されていない部分は通常のバルク基板と同じ構造とされている。STI8により囲まれた素子領域内には、例えばNMOS型トランジスタが形成されている。
【0120】
図42は、第11の実施形態の製造方法を示している。図42は、図17、図18の製造工程の後を示している。すなわち、シリコン基板1内には選択的に多孔質シリコン層3が形成されている。多孔質シリコン層3及びシリコン基板1上には、エピタキシャル成長法により、シリコン層4が形成されている。このシリコン層4内に、通常のSTI工程を行うことにより、通常のバルク基板部分にSTI8が形成され、多孔質シリコン3上にSTI8と連続する埋め込み酸化膜8aが形成される。この後、第10の実施形態と同様のプロセスにより、NMOSトランジスタTr及びインダクタ17が形成される。
【0121】
上記第11の実施形態によれば、スパイラル状のインダクタ17の下方部に埋め込み酸化膜8a及び多孔質シリコン層3が形成されている。このため、シリコン基板1内において渦電流の発生を一層抑えることができる。したがって、インダクタ17の特性をより向上できる。
【0122】
(第12の実施形態)
図43は、本発明の第12の実施形態を示している。第12の実施形態は、図11の実施形態を変形したものである。第11の実施形態(図41)において、多孔質シリコン層3は、インダクタ17と対応する部分にのみ形成されていた。
これに対して、第12の実施形態は、素子領域の下にも形成されている。すなわち、素子領域において、シリコン層4の下部にも多孔質シリコン層3が形成されている。このため、素子領域のNMOSトランジスタTrは、SOI構造の中に形成されている。
【0123】
図44、図45は、第12の実施形態の製造方法を示している。
【0124】
図44は、図25と同様に、シリコン基板1の表面全面を陽極化成して多孔質シリコン層3を形成し、この多孔質シリコン層3の上にエピタキシャル成長法により、シリコン層4を形成した状態を示している。
【0125】
次に、図45に示すように、通常のSTIプロセスで素子領域(アクティブ領域)となるシリコン層4を残し、他の部分に酸化膜を埋め込まれる。このようにして、STI8及びSTI8と連続した埋め込み酸化膜8aが形成される。この後、素子領域にNMOSトランジスタが形成された後、図43に示すように、層間絶縁膜16が形成される。この後、所謂フィールドに対応する層間絶縁膜16上にスパイラル状のインダクタ17が形成される。
【0126】
第12の実施形態によれば、スパイラル状のインダクタ17の下方部に多孔質シリコン層3が形成されている。このため、シリコン基板1内において渦電流の発生を抑えることができる。したがって、インダクタ17の特性を向上できる。
【0127】
さらに、素子領域はSTI8と多孔質シリコン層3により囲まれている。このため、クロストーク特性を向上できる。
【0128】
また、多孔質シリコン層3は、金属のゲッタリング能力を有するため、デバイスの性能を向上させることが可能である。
【0129】
(第13の実施形態)
図46は、本発明の第13の実施形態を示している。第13の実施形態は第12の実施形態の変形例を示すものであり、アナログ回路とデジタル回路をチップ内に混載したデバイスを示している。図46において、アナログ回路及びデジタル回路としてのロジック回路は、それぞれNMOSトランジスタTrにより代表して示している。
【0130】
シリコン基板1内に多孔質シリコン層3が形成されている。多孔質シリコン層3上にはシリコン層4が形成されている。アナログ部31とロジック部32の境界は例えばSTI8で分離されている。
【0131】
図47乃至図49は、第13の実施形態の製造方法を示している。
【0132】
図47は、図24と同様に、シリコン基板1の表面全面を陽極化成して多孔質シリコン層3を形成している。
【0133】
図48は、多孔質シリコン層3の上にエピタキシャル成長法により、シリコン層4を形成した状態を示している。
【0134】
次に、図49に示すように、通常のSTIプロセスにより、シリコン層4内にSTI8を形成し、アナログ部31とロジック部32とを分離する。
【0135】
この後、通常の半導体プロセスにより、アナログ部31とロジック部32の素子領域内に図46に示すようなMOSトランジスタが形成される。
【0136】
第13の実施形態によれば、アナログ部31とロジック部32は、それぞれSTI8と多孔質シリコン層3で囲まれた構造となっている。多孔質シリコン層3中は、微細孔が多数存在し単結晶シリコンに比して電流が本質的に流れにくい構造である。したがって、ロジック部32からアナログ部31へのクロストーク特性を向上できる。
【0137】
(第14の実施形態)
図50は、本発明の第14の実施形態を示している。第14の実施形態は第13の実施形態の変形例を示している。
【0138】
図50において、アナログ回路及びデジタル回路としてのロジック回路は、それぞれNMOSトランジスタTrにより代表して示している。アナログ回路が形成されるアナログ部31と、ロジック回路が形成されるロジック部32の境界には、STI8より深い埋め込み酸化膜18が形成されている。すなわち、アナログ部31とロジック部32の境界には、STI8より深いトレンチ18aが形成され、このトレンチ18a内に埋め込み酸化膜18が形成されている。この埋め込み酸化膜18により、アナログ部31とロジック部32が分離されている。
【0139】
図51乃至図53は、第14の実施形態の製造方法を示している。
【0140】
図51に示すように、先ず、シリコン基板1上にはマスクとしての絶縁性膜2が形成されている。この絶縁性膜2は、深いトレンチ18aに対応して開口を有している。この絶縁性膜2をマスクとして、シリコン基板1に対して陽極化成を行うことにより、深い多孔質シリコン層3が形成される。この後、シリコン基板1がHF系溶液によりエッチングされる。
【0141】
これにより、図52に示すような深いトレンチ18aが形成される。次いで、トレンチ18aが埋め込み酸化膜18で埋め込まれ、表面が平坦化される。この埋め込み酸化膜18は、例えばCVD及びCMPを用いて形成できる。
【0142】
図53に示すように、埋め込み酸化膜18を形成した後、通常のSTIプロセスにより、シリコン基板1上の必要な領域にSTI8が形成される。この後、通常の半導体プロセスにより、ロジック回路とアナログ回路が形成される。
【0143】
第14の実施形態によれば、アナログ部31とロジック32は、STI8より深いトレンチ18aにより分離されている。したがって、アナログ部31とロジック32との間のクロストーク特性を向上できる。
【0144】
また、深いトレンチ18aは、陽極化成によりシリコン基板1内に深い多孔質シリコン層3を形成し、これをエッチングすることにより形成している。陽極化成は、RIEに比べて基板に対するダメージが少ないため、アナログ部31とロジック32との間のクロストーク特性向上に有利である。
【0145】
(第15の実施形態)
図54は、本発明の第15の実施形態を示している。第15の実施形態は、第14の実施形態の変形例を示している。
【0146】
図54において、アナログ部31は、SOI構造とされ、ロジック部はバルク構造とされている。すなわち、アナログ部31において、シリコン基板1内には多孔質シリコン層3が形成されている。多孔質シリコン層3の上にはシリコン層4が形成され、このシリコン層4内にアナログ回路を構成する例えばNMOSトランジスタTrのソース・ドレイン領域11、12が形成されている。
【0147】
また、多孔質シリコン層3が存在しないロジック部32において、シリコン基板1の表面領域にはシリコン層4が形成されている。このシリコン層4の内部にロジック回路を構成する例えばNMOSトランジスタTrのソース・ドレイン領域11、12が形成されている。
【0148】
アナログ部31とロジック部32の境界には深いトレンチ18aが形成され、このトレンチ18aは埋め込み酸化膜18により埋め込まれている。多孔質シリコン層3は深いトレンチ18aに接して形成されている。すなわち、アナログ回路は深いトレンチ18aと多孔質シリコン層3とにより囲まれ、ロジック回路から分離されている。
【0149】
図55乃至図57は、第15の実施形態の製造方法を示している。
【0150】
図55に示すように、シリコン基板1の上には、ロジック部32に対応して絶縁性膜2が形成される。この絶縁性膜2をマスクとしてシリコン基板1に対して陽極化成が行われ、アナログ部31に対応するシリコン基板の表面に多孔質シリコン層3が形成される。
【0151】
次いで、図56に示すように、絶縁性膜2を除去した後、シリコン基板1及び多孔質シリコン層3上にエピタキシャル成長法により、シリコン層4が形成される。
【0152】
この後、図57に示すように、シリコン基板1内に深いトレンチ18aが形成される。このトレンチ18aは、アナログ部31となるシリコン層4と多孔質シリコン層3とを取り囲むように形成されている。このトレンチ18aは、第14の実施形態と同様に陽極化成により多孔質シリコン層を形成し、この多孔質シリコン層をエッチングして除去する方法を用いることができる。さらに、RIEによりトレンチ18aを形成することも可能である。続いて、このトレンチ18aは埋め込み酸化膜18により埋め込まれる。次に、通常のSTIプロセスにより、シリコン基板1内の必要な領域にSTI8が形成される。
【0153】
ここで、ロジック部32内に、例えば図示せぬトレンチキャパシタがある場合は、キャパシタトレンチの形成と同時に深いトレンチ18aを形成してもよい。
これらトレンチの形成は、RIE又は陽極化成及びエッチングを用いることができる。この後、通常の半導体プロセスにより、ロジック部32とアナログ部31に回路素子が形成される。
【0154】
上記第15の実施形態によれば、アナログ部31は、深いトレンチ18と多孔質シリコン層3とで囲まれ、ロジック部32から分離されている。このため、アナログ部31とロジック部32との間のクロストーク特性を一層向上できる。
【0155】
(第16の実施形態)
図58は、本発明の第16の実施形態を示している。第16の実施形態は第15の実施形態を変形したものである。
【0156】
図58において、アナログ部31に対応するシリコン基板1内には多孔質シリコン層3が形成されている。多孔質シリコン層3上にはシリコン層4が形成されている。このシリコン層4内には、STI8が形成され、このSTI8で囲まれた領域内にアナログ回路を構成する例えばNMOSトランジスタTrが形成されている。また、多孔質シリコン層3が存在しないロジック部32において、シリコン基板1内には、STI8が形成され、このSTI8で囲まれた領域内にロジック回路を構成する例えばNMOSトランジスタTrが形成されている。
【0157】
アナログ部31において、STI8の外側で、多孔質シリコン層3の上には、別の多孔質シリコン層3bが形成されている。このため、アナログ回路は、これら多孔質シリコン層3、3bにより取り囲まれている。
【0158】
図59乃至図61は、第16の実施形態の製造方法を示している。
【0159】
図59は、図56に示す構造の上に絶縁性膜2を選択的に形成した状態である。この絶縁性膜2には、アナログ回路となる部分を取り囲むように開口部がパターニングされている。この後、シリコン基板11に対して陽極化成を行われる。
【0160】
図60は、陽極化成によりシリコン基板1内に多孔質シリコン層3bを形成した状態を示しており、多孔質シリコン層3の上、且つ周縁部に多孔質シリコン層3bが形成されている。
【0161】
この後、図61に示すように、通常のSTIプロセスによりシリコン基板1上の必要な領域にSTI8が形成される。その後、通常の半導体プロセスにより、ロジック部32とアナログ部31に回路素子が形成される。
【0162】
上記第16の実施形態によれば、アナログ回路は多孔質シリコン層3、3bにより取り囲まれ、アナログ部31とロジック部32とは、多孔質シリコン層3、3bにより分離されている。このため、クロストーク特性をさらに向上できる。
【0163】
(第17の実施形態)
図62乃至図67は、本発明の第17の実施形態を示している。第17の実施形態は、多孔質シリコン層を用いた部分SOI基板の製造方法を示している。
【0164】
図62に示すように、陽極化成により、シリコン基板1上に多孔質シリコン層3が形成され、この多孔質シリコン層3の上にエピタキシャル成長法により、シリコン層4が形成されている。シリコン層4の上に選択的に絶縁性膜2が形成されている。この絶縁性膜2は、SOI領域となる部分に対応して形成され、その他の部分には形成されていない。この絶縁性膜2としてはレジスト膜でもよい。
【0165】
続いて、図63に示すように、シリコン基板1に対して陽極化成を行うことにより、露出されたシリコン層4内に多孔質シリコン層3に接する別の多孔質シリコン層3cが形成される。この後、絶縁性膜2が除去され、多孔質シリコン層3c及びシリコン層4の上に埋め込み絶縁膜となる絶縁膜20が形成される。
【0166】
次に、絶縁膜20の上に支持基板となるシリコン基板1aが貼り合わされる。
この後、ウォータージェット等により多孔質シリコン層3、3cを除去してシード基板としてのシリコン基板1が剥離される。
【0167】
図64は、シード基板としてのシリコン基板1を剥離した後、上下を反転させた状態を示している。シリコン基板1を剥離した後、熱処理例えば高温の水素アニールを行うことにより、SOI層19(元のシリコン層4)の側面になだらかな順テーパ部19aが形成されている。すなわち、この順テーパ部19aは、SOI層19の側面が底部から上部に向かってSOI層19の内側に傾斜されている。
【0168】
この後、図65に示すように、シリコン基板1aを軽く酸化することにより、SOI層19の表面に酸化膜21が形成される。続いて、シリコン基板1aの全面にレジスト膜が形成される。このレジスト膜はパターニングされ、前記SOI層19及び酸化膜21がレジスト膜22により覆われる。このとき、レジスト膜22は、SOI膜19の順テーパ部19aの下端部より外側に若干のマージンが設けられている。
【0169】
次に、図66に示すように、レジスト膜22をマスクとし、絶縁膜20がエッチングされる。
【0170】
その後、図67に示すように、レジスト膜22が剥離され、前処理を行ってエピタキシャル成長法により、支持基板1a上にシリコン層4cが成長される。
【0171】
上記第17の実施形態によれば、エピタキシャル成長前のSOI層19の端部形状に順テーパ部19aが形成されている。このため、エピタキシャル成長後、シリコン層4と酸化膜21の境界部(破線円で示す部分)に異常な形状が生じることがない。したがって、その後の半導体プロセスでトラブルが生じることを防止できる。
【0172】
(第18の実施形態)
図68乃至図71は、本発明の第18の実施形態を示すものであり、部分SOI基板の他の製造方法を示している。
【0173】
図68に示すように、シリコン基板1上には埋め込み絶縁膜20、SOI層19が順次形成され、SOI層19の一部上にマスク材21が形成されている。このマスク材21により、SOI層19と埋め込み絶縁膜20がエッチングされる。図68において、破線部はエッチングにより除去された部分を示している。
【0174】
この後、エピタキシャル成長法によりシリコン基板1上にシリコン層を形成する。
【0175】
すると、図69に示すように、シリコン層4cとSOI層19、埋め込み絶縁膜20及びマスク材21の境界部において、シリコン層4cに異常形状部4dが形成される。この異常形状部4dを残したまま、その後の半導体プロセスを行うと、トラブルが発生する可能性がある。そこで、シリコン層4c上に絶縁性膜からなる第2のマスク材22が形成される。この第2のマスク材22は、第1のマスク材21の上にあっても良く、異常形状部4dが露出されていればよい。
【0176】
この状態において、陽極化成を行うと、図70に示すように、露出された異常形状部4dにのみ電流が流れ、異常形状部4dにのみ多孔質シリコン層3が形成される。
【0177】
この後、図71に示すように、多孔質シリコン層3のみを上述した方法によって選択的にエッチングすることにより、異常形状部4dを除去することができる。次いで、異常形状部4dを除去したことにより生じた凹部4eに例えば酸化膜等を埋め込まれ、この酸化膜が平坦化される。
【0178】
上記第18の実施形態によれば、SIO領域とバルク領域の境界に生じた異常形状部4dのみを陽極化成により、多孔質シリコン層としている。このため、異常形状部4dを容易に除去することができる。したがって、平坦な表面を有する部分SOI基板を形成することができるため、その後のプロセスにおいて、トラブルの発生を防止することが可能である。
【0179】
尚、上記一部の実施形態において、回路素子としてNMOSトランジスタを例に説明したが、これに限定されるものではなく、PMOSトランジスタやその他の回路とすることも可能である。
【0180】
また、上記一部の実施形態(特に第14の実施形態)において、素子分離用のトレンチを形成する方法として、多孔質シリコン層をエッチングして形成した深い溝に絶縁膜を埋め込む方法を示した。しかし、多孔質シリコン層をエッチングせずにそのまま残して素子分離材料として使用してもよい。この場合、深い素子分離トレンチのみならず、浅いトレンチも含めて多孔質シリコン層で形成することも可能である。これは第14の実施形態に限らず他の実施形態にも適用可能である。
【0181】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0182】
【発明の効果】
以上、詳述したように本発明によれば、中空領域を有する素子を大規模に形成することが可能な半導体装置とその製造方法を提供できる。
【0183】
さらに、本発明によれば、システム・オン・チップに適した半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置を示す平面図。
【図2】図1のII−II線に沿った断面図。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法を示す平面図。
【図4】図3のIV−IV線に沿った断面図。
【図5】図4に続く製造工程を示す断面図。
【図6】図5に続く製造工程を示す断面図。
【図7】図6に続く製造工程を示す断面図。
【図8】図8に続く製造工程を示す断面図。
【図9】本発明の第2の実施形態を示すものであり、第1の実施形態の他の製造方法を示す断面図。
【図10】図9に続く製造工程を示す断面図。
【図11】図10に続く製造工程を示す断面図。
【図12】図11に続く製造工程を示す断面図。
【図13】本発明の第3の実施形態に係る半導体装置を示す平面図。
【図14】図13のXIV−XIV線に沿った断面図。
【図15】本発明の第4の実施形態に係る半導体装置を示す断面図。
【図16】本発明の第4の実施形態に係る半導体装置の製造方法を示す断面図。
【図17】図16に続く製造工程を示す断面図。
【図18】図17に続く製造工程を示す断面図。
【図19】図18に続く製造工程を示す断面図。
【図20】図19に続く製造工程を示す断面図。
【図21】図20に続く製造工程を示す断面図。
【図22】図21に続く製造工程を示す断面図。
【図23】本発明の第5の実施形態に係る半導体装置を示す断面図。
【図24】本発明の第5の実施形態に係る半導体装置の製造方法を示す断面図。
【図25】図24に続く製造工程を示す断面図。
【図26】図25に続く製造工程を示す断面図。
【図27】図26に続く製造工程を示す断面図。
【図28】本発明の第6の実施形態に係る半導体装置を示す断面図。
【図29】本発明の第6の実施形態に係る半導体装置の製造方法を示す断面図。
【図30】図29に続く製造工程を示す断面図。
【図31】図30に続く製造工程を示す断面図。
【図32】本発明の第7の実施形態に係る半導体装置を示す断面図。
【図33】本発明の第8の実施形態に係る半導体装置を示す断面図。
【図34】本発明の第9の実施形態に係る半導体装置を示す断面図。
【図35】本発明の第7の実施形態に係る半導体装置の製造方法を示す断面図。
【図36】図35に続く製造工程を示す断面図。
【図37】図36に続く製造工程を示す断面図。
【図38】本発明の第10の実施形態に係る半導体装置を示す断面図。
【図39】本発明の第10の実施形態に係る半導体装置の製造方法を示す断面図。
【図40】図39に続く製造工程を示す断面図。
【図41】本発明の第11の実施形態に係る半導体装置を示す断面図。
【図42】本発明の第11の実施形態に係る半導体装置の製造方法を示す断面図。
【図43】本発明の第12の実施形態に係る半導体装置を示す断面図。
【図44】本発明の第12の実施形態に係る半導体装置の製造方法を示す断面図。
【図45】図44に続く製造工程を示す断面図。
【図46】本発明の第13の実施形態に係る半導体装置を示す断面図。
【図47】本発明の第13の実施形態に係る半導体装置の製造方法を示す断面図。
【図48】図47に続く製造工程を示す断面図。
【図49】図48に続く製造工程を示す断面図。
【図50】本発明の第14の実施形態に係る半導体装置を示す断面図。
【図51】本発明の第14の実施形態に係る半導体装置の製造方法を示す断面図。
【図52】図51に続く製造工程を示す断面図。
【図53】図52に続く製造工程を示す断面図。
【図54】本発明の第15の実施形態に係る半導体装置を示す断面図。
【図55】本発明の第15の実施形態に係る半導体装置の製造方法を示す断面図。
【図56】図55に続く製造工程を示す断面図。
【図57】図56に続く製造工程を示す断面図。
【図58】本発明の第16の実施形態に係る半導体装置を示す断面図。
【図59】本発明の第16の実施形態に係る半導体装置の製造方法を示す断面図。
【図60】図59に続く製造工程を示す断面図。
【図61】図60に続く製造工程を示す断面図。
【図62】本発明の第17の実施形態に係る半導体装置の製造方法を示す断面図。
【図63】図62に続く製造工程を示す断面図。
【図64】図63に続く製造工程を示す断面図。
【図65】図64に続く製造工程を示す断面図。
【図66】図65に続く製造工程を示す断面図。
【図67】図66に続く製造工程を示す断面図。
【図68】本発明の第18の実施形態に係る半導体装置の製造方法を示す断面図。
【図69】図68に続く製造工程を示す断面図。
【図70】図69に続く製造工程を示す断面図。
【図71】図70に続く製造工程を示す断面図。
【符号の説明】
1…シリコン基板、
4…シリコン層、
4a…開口部、
4b、4c…シリコン層、
4d…異常形状部、
4e…凹部、
5…中空領域、
6…埋め込み膜、
7…シリコン柱、
8…STI、
8a…埋め込み酸化膜、
10…P型ボディ部、
11,12…ソース・ドレイン領域、
19…SOI層、
20…埋め込み絶縁膜、
Tr…NMOSトランジスタ。
Claims (37)
- シリコン基板内に形成された中空領域と、
前記中空領域上のシリコン層内に形成された複数の開口部と、
前記開口部に埋め込まれた埋め込み膜と、
前記中空領域の底部に形成され、前記埋め込み膜以外の前記シリコン層を支える複数のシリコン柱と
を具備することを特徴とする半導体装置。 - 前記シリコン層は、エピタキシャルシリコン層であることを特徴とする請求項1記載の半導体装置。
- 前記埋め込み膜は、絶縁膜により構成されていることを特徴とする請求項1記載の半導体装置。
- 前記埋め込み膜は、シリコン膜により構成されていることを特徴とする請求項1記載の半導体装置。
- 前記中空領域上の前記シリコン層内に形成されたトランジスタをさらに具備することを特徴とする請求項1記載の半導体装置。
- シリコン基板の表面にシリコン柱となる領域に対応して絶縁性膜を選択的に形成し、
前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層上の前記シリコン層に前記多孔質シリコンを露出させる開口部を形成し、
前記開口部を介して前記多孔質シリコン層を除去し、前記シリコン層下部の前記シリコン基板内に中空領域及びシリコン柱を形成し、
前記開口部を埋め込み膜により塞ぐ
ことを特徴とする半導体装置の製造方法。 - 前記埋め込み膜は、CVDにより形成されることを特徴とする請求項6記載の半導体装置の製造方法。
- 前記埋め込み膜は、水素ガス雰囲気中で前記シリコン基板表面を熱処理して形成することを特徴とする請求項6記載の半導体装置の製造方法。
- 前記開口部を形成する前に、前記シリコン層内に素子を形成し、
前記素子を保護する保護膜を形成する
ことをさらに具備することを特徴とする請求項6記載の半導体装置の製造方法。 - シリコン基板内に形成された中空領域と、
前記中空領域上のシリコン層内に形成された開口部と、
前記開口部に埋め込まれた埋め込み膜と、
前記シリコン層上に形成された絶縁膜と、
前記中空領域に対応した前記絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。 - シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記第1の絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に第1の多孔質シリコン層を形成し、
前記第1の多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、
前記第1の多孔質シリコン層上の前記シリコン層の一部を露出させる第2の絶縁性膜を形成し、
陽極化成により、前記シリコン層内に前記第1の多孔質シリコン層と連続する第2の多孔質シリコン層を形成し、
前記第2、第1の多孔質シリコン層をエッチングにより除去し、前記シリコン層内に開口部を形成するとともに、前記シリコン基板内に前記開口部と連続する中空領域を形成し、
前記開口部を埋め込み膜により閉塞し、
前記シリコン層上に絶縁膜を形成し、
前記中空領域に対応する前記絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。 - シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記ボディ部の下の前記シリコン基板内に形成された多孔質シリコン層と、
前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。 - 陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域を形成するとともに、前記シリコン層の下部の一部に前記多孔質シリコン層を残し、
前記開口部を埋め込み膜により閉塞し、
前記中空領域は前記シリコン層内に形成されるMOSトランジスタのソース・ドレイン領域に対応し、前記多孔質シリコン層は前記MOSトランジスタのボディ部に対応する
ことを特徴とする半導体装置の製造方法。 - シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記ボディ部の下の前記シリコン基板内に形成されたシリコン柱と、
前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。 - 陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、
前記シリコン基板の表面および前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層に対応する前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域及びシリコン柱を形成し、
前記開口部を埋め込み膜により閉塞し、
前記中空領域は前記シリコン層内に形成されるMOSトランジスタのソース・ドレイン領域に対応し、前記シリコン柱は前記MOSトランジスタのボディ部に対応する
ことを特徴とする半導体装置の製造方法。 - シリコン基板の表面に形成されたシリコン層と、
少なくとも前記シリコン層内に形成されたMOSトランジスタのボディ部と、前記シリコン層及び前記シリコン基板内に形成された前記MOSトランジスタのソース・ドレイン領域と、
前記ボディ部の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。 - シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたMOSトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記シリコン層下の前記シリコン基板内に前記ソース・ドレイン領域及び前記ボディ部に接して形成された中空領域と
を具備することを特徴とする半導体装置。 - 陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、
水素ガス雰囲気中で前記シリコン基板を熱処理することにより、前記多孔質シリコン層中のシリコンを移動させ、前記シリコン基板内に中空領域を形成するとともに、中空領域上にシリコン層を形成し、
前記シリコン層内にMOSトランジスタの一部を形成する
ことを特徴とする半導体装置の製造方法。 - 前記MOSトランジスタの一部は、ソース・ドレイン領域であることを特徴とする請求項18記載の半導体装置の製造方法。
- 前記MOSトランジスタの一部は、ボディ部であることを特徴とする請求項18記載の半導体装置の製造方法。
- 前記MOSトランジスタの一部は、ソース・ドレイン領域及びボディ部であることを特徴とする請求項18記載の半導体装置の製造方法。
- シリコン基板内に選択的に形成された多孔質シリコン層と、
前記シリコン基板及び前記多孔質シリコン層上に形成された絶縁膜と、
前記多孔質シリコン層に対応した前記絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。 - シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン層の上に絶縁膜を形成し、
前記多孔質シリコン層に対応する前記絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。 - シリコン基板内に選択的に形成された多孔質シリコン層と、
前記シリコン基板及び前記多孔質シリコン層上に形成されたシリコン層と、
前記多孔質シリコン層に対応する前記シリコン層内に選択的に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記多孔質シリコン層に対応した前記第2の絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。 - シリコン基板の表面に第1の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層に対応する前記シリコン層内に第1の絶縁膜を形成し、
前記第1の絶縁膜及び前記シリコン層上に第2の絶縁膜を形成し、
前記多孔質シリコン層に対応する前記第2の絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。 - シリコン基板内に形成された多孔質シリコン層と、
前記多孔質シリコン層上に形成されたシリコン層と、
前記シリコン層内の素子領域以外の領域に選択的に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記素子領域以外の領域に形成された第1の絶縁膜に対応した前記第2の絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。 - 陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、
素子領域以外の前記シリコン層内に第1の絶縁膜を形成し、
前記第1の絶縁膜及び前記シリコン層上に第2の絶縁膜を形成し、
前記素子領域以外に対応する前記第2の絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。 - シリコン基板内に形成された多孔質シリコン層と、
前記多孔質シリコン層上に形成されたシリコン層と、
前記シリコン層内に前記多孔質シリコン層と接して形成され、アナログ部とロジック部を分離する絶縁膜と
を具備することを特徴とする半導体装置。 - 陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層内に前記多孔質シリコン層に接してアナログ部とデジタル回路とを分離する絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部とロジック部の相互間に形成され、前記アナログ部とロジック部とを分離する第1の深さを有する第1の素子分離領域と、
前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第1の深さより浅い第2の深さを有する第2の素子分離領域と
を具備することを特徴とする半導体装置。 - 陽極化成により、アナログ部とロジック部の間に位置するシリコン基板内に第1の深さの多孔質シリコン層を形成し、
前記多孔質シリコン層をエッチングすることにより第1の深さの第1のトレンチを形成し、
前記第1のトレンチ内を第1の絶縁膜により埋め込むことにより第1の素子分離膜を形成し、
前記アナログ部及びロジック部の前記シリコン基板内に前記第1の深さより浅い第2のトレンチをそれぞれ形成し、
前記第2のトレンチを第2の絶縁膜により埋め込むことにより第2の素子分離領域を形成する
ことを特徴とする半導体装置の製造方法。 - アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部の周囲に位置する前記シリコン基板内に形成され、前記アナログ部とロジック部とを分離する第1の深さを有する第1の素子分離領域と、
前記第1の素子分離領域の内側の前記シリコン基板内で、前記第1の素子分離領域に接して形成された多孔質シリコン層と、
前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第1の深さより浅い第2の深さを有する第2の素子分離領域と
を具備することを特徴とする半導体装置。 - 陽極化成により、アナログ部に位置するシリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
前記シリコン基板内に前記多孔質シリコン層を囲む第1の深さの第1のトレンチを形成し、
前記第1のトレンチ内を第1の絶縁膜により埋め込むことにより第1の素子分離膜を形成し、
前記アナログ部及びロジック部の前記シリコン基板内に前記第1の深さより浅い第2のトレンチをそれぞれ形成し、
前記第2のトレンチを第2の絶縁膜により埋め込むことにより第2の分離領域を形成する
ことを特徴とする半導体装置の製造方法。 - アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部の位置する前記シリコン基板内に形成された第1の多孔質シリコン層と、
前記第1の多孔質シリコン層上に形成されたシリコン層と、
前記第1の多孔質シリコン層の周辺に接し、前記シリコン層を囲む第2の多孔質シリコン層と
を具備することを特徴とする半導体装置。 - 陽極化成により、アナログ部に位置するシリコン基板の表面領域に第1の多孔質シリコン層を形成し、
前記第1の多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
陽極化成により、前記シリコン層内に前記第1の多孔質シリコン層の周囲に接し、アナログ部を囲む第2の多孔質シリコン層を形成する
ことを特徴とする半導体装置の製造方法。 - 陽極化成により第1のシリコン基板の表面領域に第1の多孔質シリコン層を形成し、
前記第1の多孔質シリコン層上にエピタキシャル成長法により第1のシリコン層を形成し、
陽極化成により、前記第1のシリコン層内のSOI領域となる部分以外の部分に前記第1の多孔質シリコン層に接する第2の多孔質シリコン層を形成し、
前記第2の多孔質シリコン層及び第1のシリコン層の上に埋め込み絶縁膜となる絶縁膜を形成し、
前記絶縁膜の上に支持基板としての第2のシリコン基板を接着し、
前記第1、第2の多孔質シリコン層を除去することにより、前記第1のシリコン基板を剥離し、
水素ガス雰囲気により前記第2のシリコン基板を熱処理することにより、前記第1のシリコン層の側面に順テーパ部を形成し、
前記第1のシリコン層をマスクにより覆い、
前記マスクを用いて前記絶縁膜を除去して前記第2のシリコン基板を露出させ、
エピタキシャル成長法により、前記第2のシリコン基板上に第2のシリコン層を形成する
ことを特徴とする半導体装置の製造方法。 - シリコン基板の表面に埋め込み絶縁膜となる第1の絶縁膜を形成し、
この第1の絶縁膜の上にSOI層を形成し、
前記SOI層の一部に第1のマスク材を形成し、
前記第1のマスク材をマスクとして、前記SOI層及び前記第1の絶縁膜を除去して前記シリコン基板の表面を露出させ、
エピタキシャル成長法により前記シリコン基板の表面にシリコン層を形成し、前記シリコン層上に前記シリコン層の異常形状部を除いて第2のマスク材を形成し、
前記第2のマスク材をマスクとして、陽極化成により前記異常形状部に多孔質シリコン層を形成し、
前記多孔質シリコン層をエッチングして除去する
ことを特徴とする半導体装置の製造方法。
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