JP2003332580A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 248
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 230000001590 oxidative effect Effects 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 120
- 239000011229 interlayer Substances 0.000 abstract description 17
- 125000006850 spacer group Chemical group 0.000 abstract description 11
- 239000013078 crystal Substances 0.000 description 29
- 230000007547 defect Effects 0.000 description 25
- 239000012535 impurity Substances 0.000 description 19
- 230000002159 abnormal effect Effects 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 16
- 239000002019 doping agent Substances 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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Abstract
(57)【要約】
【課題】 不良の発生率が低い半導体装置を提供する。
【解決手段】 図１（ａ）および（ｂ）に示すように、
ＩＧＦＥＴ１００は、ＳＯＩ基板を用いて構成され、半
導体層１と、埋め込み絶縁膜２と、活性領域を構成する
半導体層３とを備えている。さらに、半導体層３の周囲
にはトレンチ２ｔが設けられており、トレンチ２ｔ内に
素子分離領域４が形成されている。また、半導体層３の
うちのチャネルとなる領域上には、ゲート絶縁膜５とゲ
ート電極６とが順に形成されており、ゲート電極６を囲
むようにゲート側壁スペーサ７が形成されている。さら
に、基板上には、層間絶縁膜８が形成されており、層間
絶縁膜８を貫通してゲート電極６に接触するコンタクト
９が形成されている。ゲート幅Ｗ２は、上記従来のＩＧ
ＦＥＴ５００の０．５倍程度（約０．５μｍ）となって
いる。
ＩＧＦＥＴ１００は、ＳＯＩ基板を用いて構成され、半
導体層１と、埋め込み絶縁膜２と、活性領域を構成する
半導体層３とを備えている。さらに、半導体層３の周囲
にはトレンチ２ｔが設けられており、トレンチ２ｔ内に
素子分離領域４が形成されている。また、半導体層３の
うちのチャネルとなる領域上には、ゲート絶縁膜５とゲ
ート電極６とが順に形成されており、ゲート電極６を囲
むようにゲート側壁スペーサ７が形成されている。さら
に、基板上には、層間絶縁膜８が形成されており、層間
絶縁膜８を貫通してゲート電極６に接触するコンタクト
９が形成されている。ゲート幅Ｗ２は、上記従来のＩＧ
ＦＥＴ５００の０．５倍程度（約０．５μｍ）となって
いる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲ−ト型電界効
果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）と、それを用いた半導体装置に関する。
果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）と、それを用いた半導体装置に関する。
【０００２】
【従来の技術】図８（ａ）および（ｂ）は、それぞれ従
来のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図８（ａ）は、図８（ｂ）のＸ−Ｘ線に沿った断面
を表す。
来のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図８（ａ）は、図８（ｂ）のＸ−Ｘ線に沿った断面
を表す。
【０００３】図８（ａ）および（ｂ）に示すように、従
来のＩＧＦＥＴ５００は、ＳＯＩ基板を用いて構成さ
れ、半導体層５１と、埋め込み絶縁膜５２と、活性領域
を構成する半導体層５３とを備えている。さらに、半導
体層５３の周囲にはトレンチ５２ｔが設けられており、
トレンチ５２ｔ内に絶縁膜を埋めてなる素子分離領域５
４が形成されている。また、半導体層５３のうちのチャ
ネルとなる領域上には、ゲート絶縁膜５５とゲート電極
５６とが順に形成されており、ゲート電極５６を囲むよ
うにゲート側壁スペーサ５７が形成されている。さら
に、基板上には、層間絶縁膜５８が形成されており、層
間絶縁膜５８を貫通してゲート電極５６に接触するコン
タクト５９が形成されている。ゲート幅Ｗ１は、約１μ
ｍである。なお、図８（ｂ）では、層間絶縁膜５８は図
示せず省略してある。
来のＩＧＦＥＴ５００は、ＳＯＩ基板を用いて構成さ
れ、半導体層５１と、埋め込み絶縁膜５２と、活性領域
を構成する半導体層５３とを備えている。さらに、半導
体層５３の周囲にはトレンチ５２ｔが設けられており、
トレンチ５２ｔ内に絶縁膜を埋めてなる素子分離領域５
４が形成されている。また、半導体層５３のうちのチャ
ネルとなる領域上には、ゲート絶縁膜５５とゲート電極
５６とが順に形成されており、ゲート電極５６を囲むよ
うにゲート側壁スペーサ５７が形成されている。さら
に、基板上には、層間絶縁膜５８が形成されており、層
間絶縁膜５８を貫通してゲート電極５６に接触するコン
タクト５９が形成されている。ゲート幅Ｗ１は、約１μ
ｍである。なお、図８（ｂ）では、層間絶縁膜５８は図
示せず省略してある。
【０００４】次に、図９（ａ）〜（ｄ）を参照しながら
上記従来のＩＧＦＥＴ５００の製造方法を説明する。図
９（ａ）〜（ｄ）は、従来のＩＧＦＥＴ５００の製造方
法を表す工程断面図である。
上記従来のＩＧＦＥＴ５００の製造方法を説明する。図
９（ａ）〜（ｄ）は、従来のＩＧＦＥＴ５００の製造方
法を表す工程断面図である。
【０００５】まず、図９（ａ）に示す工程で、半導体層
５１と埋め込み絶縁膜５２と半導体層５３とからなるＳ
ＯＩ基板を用意する。次に、ＳＯＩ基板上にシリコン酸
化膜６０とシリコン窒化膜６１で構成される多層膜を形
成し、パターニングを行なう。続いて、パターニングさ
れた多層膜をマスクとするエッチングを行なうことによ
って、活性領域となる半導体層５３と、埋め込み絶縁膜
５２を露出するトレンチ５２ｔとを形成する。
５１と埋め込み絶縁膜５２と半導体層５３とからなるＳ
ＯＩ基板を用意する。次に、ＳＯＩ基板上にシリコン酸
化膜６０とシリコン窒化膜６１で構成される多層膜を形
成し、パターニングを行なう。続いて、パターニングさ
れた多層膜をマスクとするエッチングを行なうことによ
って、活性領域となる半導体層５３と、埋め込み絶縁膜
５２を露出するトレンチ５２ｔとを形成する。
【０００６】次に、図９（ｂ）に示す工程で、半導体層
５３の側部の予備酸化を行ない、半導体層５３の側部に
側部酸化膜６２（厚さ１０〜３０ｎｍ程度）を形成す
る。この際、埋め込み絶縁膜５２と半導体層５３との界
面から酸化剤が侵入し、半導体層５３の側部と同時に、
半導体層５３の下部も酸化され、バーズビーク形状の下
部酸化膜６２ａが形成される。このため、半導体層５３
の端部は、図９（ｂ）に示すように持ち上がり、中央部
分が窪んだ形状（以下、本明細書中ではウイング形状と
称する）になる。
５３の側部の予備酸化を行ない、半導体層５３の側部に
側部酸化膜６２（厚さ１０〜３０ｎｍ程度）を形成す
る。この際、埋め込み絶縁膜５２と半導体層５３との界
面から酸化剤が侵入し、半導体層５３の側部と同時に、
半導体層５３の下部も酸化され、バーズビーク形状の下
部酸化膜６２ａが形成される。このため、半導体層５３
の端部は、図９（ｂ）に示すように持ち上がり、中央部
分が窪んだ形状（以下、本明細書中ではウイング形状と
称する）になる。
【０００７】次に、図９（ｃ）に示す工程で、ＣＶＤ法
を用いて、トレンチ５２ｔ内に露出している埋め込み絶
縁膜５２上に酸化膜を堆積する。続いて、ＣＭＰ法によ
って、基板の上面の平坦化を行ない、素子分離領域５４
を形成する。次に、ゲート絶縁膜５５と、ゲート電極５
６とを形成した後、ゲート側壁スペーサ５７を形成す
る。その後、ゲート電極５６およびゲート側壁スペーサ
５７をマスクとして不純物イオンを注入し、ソース・ド
レイン領域（不図示）を形成する。
を用いて、トレンチ５２ｔ内に露出している埋め込み絶
縁膜５２上に酸化膜を堆積する。続いて、ＣＭＰ法によ
って、基板の上面の平坦化を行ない、素子分離領域５４
を形成する。次に、ゲート絶縁膜５５と、ゲート電極５
６とを形成した後、ゲート側壁スペーサ５７を形成す
る。その後、ゲート電極５６およびゲート側壁スペーサ
５７をマスクとして不純物イオンを注入し、ソース・ド
レイン領域（不図示）を形成する。
【０００８】次に、図９（ｄ）に示す工程で、ＣＶＤ法
により層間絶縁膜５８を形成した後、層間絶縁膜５８を
貫通し、ゲート電極５６に到達するコンタクト５９を形
成する。
により層間絶縁膜５８を形成した後、層間絶縁膜５８を
貫通し、ゲート電極５６に到達するコンタクト５９を形
成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＧＦＥＴ５００の製造において、図９（ｂ）に示
すように半導体層５３の端部が持ち上がり、半導体層５
３がウイング形状になる。これは、半導体層５３のゲー
ト幅Ｗ１が約１μｍであるのに対して、熱酸化法によっ
て形成される下部酸化膜６２ａが半導体層５３の端部か
ら約０．３μｍ程度しか入り込まないためウイング形状
となる。このため、活性領域を構成する半導体層５３の
端部に結晶歪みが発生し、半導体層５３において結晶欠
陥やドーパント不純物の異常拡散が発生しやすい。
来のＩＧＦＥＴ５００の製造において、図９（ｂ）に示
すように半導体層５３の端部が持ち上がり、半導体層５
３がウイング形状になる。これは、半導体層５３のゲー
ト幅Ｗ１が約１μｍであるのに対して、熱酸化法によっ
て形成される下部酸化膜６２ａが半導体層５３の端部か
ら約０．３μｍ程度しか入り込まないためウイング形状
となる。このため、活性領域を構成する半導体層５３の
端部に結晶歪みが発生し、半導体層５３において結晶欠
陥やドーパント不純物の異常拡散が発生しやすい。
【００１０】従って、ＩＧＦＥＴ５００では、ソース領
域およびドレイン領域のドーパント不純物の異常拡散に
よるソース−ドレイン間リーク、あるいはドレイン−基
板間の接合リーク等が生じやすい。このため、ＩＧＦＥ
Ｔに不良の発生率が高くなり、ＩＧＦＥＴを用いた半導
体装置の製造歩留りも著しく低下するという不具合があ
る。
域およびドレイン領域のドーパント不純物の異常拡散に
よるソース−ドレイン間リーク、あるいはドレイン−基
板間の接合リーク等が生じやすい。このため、ＩＧＦＥ
Ｔに不良の発生率が高くなり、ＩＧＦＥＴを用いた半導
体装置の製造歩留りも著しく低下するという不具合があ
る。
【００１１】本発明は、上記不具合を解決するためにな
されたものであり、不良の発生率が低い半導体装置を提
供することを目的とする。
されたものであり、不良の発生率が低い半導体装置を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
絶縁層と、上記絶縁層上に形成された半導体領域と、上
記半導体領域の側部を囲み、上記絶縁層に達するトレン
チと、上記トレンチ内に形成された素子分離用絶縁膜
と、上記半導体領域を活性領域とする半導体素子と、上
記半導体領域の側部を酸化して、上記半導体領域と上記
素子分離用絶縁膜との間に形成された側部酸化膜と、上
記半導体領域の下部を酸化して形成され、上記半導体領
域と上記絶縁層との間の全領域に介在して側面が上記側
部酸化膜に達する下部酸化膜とを備える。
絶縁層と、上記絶縁層上に形成された半導体領域と、上
記半導体領域の側部を囲み、上記絶縁層に達するトレン
チと、上記トレンチ内に形成された素子分離用絶縁膜
と、上記半導体領域を活性領域とする半導体素子と、上
記半導体領域の側部を酸化して、上記半導体領域と上記
素子分離用絶縁膜との間に形成された側部酸化膜と、上
記半導体領域の下部を酸化して形成され、上記半導体領
域と上記絶縁層との間の全領域に介在して側面が上記側
部酸化膜に達する下部酸化膜とを備える。
【００１３】本発明の半導体装置は、半導体領域の下部
を酸化して形成され、半導体領域と絶縁層との間の全領
域に介在して側面が側部酸化膜に達する下部酸化膜を備
えているので、半導体領域の結晶歪みの発生が抑制され
ている。このため、半導体領域を活性領域とする半導体
素子において、半導体領域における結晶欠陥やドーパン
ト不純物の異常拡散の発生が抑制される。
を酸化して形成され、半導体領域と絶縁層との間の全領
域に介在して側面が側部酸化膜に達する下部酸化膜を備
えているので、半導体領域の結晶歪みの発生が抑制され
ている。このため、半導体領域を活性領域とする半導体
素子において、半導体領域における結晶欠陥やドーパン
ト不純物の異常拡散の発生が抑制される。
【００１４】上記半導体素子は、上記半導体領域上に形
成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成さ
れたゲート電極と、上記ゲート電極の両側方に位置する
領域に形成されたソース・ドレイン領域とを備えるＦＥ
Ｔであってもよい。
成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成さ
れたゲート電極と、上記ゲート電極の両側方に位置する
領域に形成されたソース・ドレイン領域とを備えるＦＥ
Ｔであってもよい。
【００１５】上記半導体領域のゲート幅方向の寸法は、
０．５μｍ以下であることが好ましい。
０．５μｍ以下であることが好ましい。
【００１６】本発明の半導体装置は、絶縁層と、上記絶
縁層上に形成された半導体領域と、上記半導体領域の側
部を囲み、上記絶縁層に達するトレンチと、上記トレン
チ内に形成された素子分離用絶縁膜と、上記半導体領域
上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に
形成されたゲート電極と、上記半導体領域の側部を酸化
して、上記半導体領域と上記素子分離用絶縁膜との間に
形成された側部酸化膜と、上記半導体領域の端部の下部
を酸化して形成され、上記半導体領域と上記絶縁層との
間の周辺部に介在して側面が上記側部酸化膜に達する下
部酸化膜とを備え、上記半導体領域のゲート幅方向の寸
法は、２μｍ以上である。
縁層上に形成された半導体領域と、上記半導体領域の側
部を囲み、上記絶縁層に達するトレンチと、上記トレン
チ内に形成された素子分離用絶縁膜と、上記半導体領域
上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に
形成されたゲート電極と、上記半導体領域の側部を酸化
して、上記半導体領域と上記素子分離用絶縁膜との間に
形成された側部酸化膜と、上記半導体領域の端部の下部
を酸化して形成され、上記半導体領域と上記絶縁層との
間の周辺部に介在して側面が上記側部酸化膜に達する下
部酸化膜とを備え、上記半導体領域のゲート幅方向の寸
法は、２μｍ以上である。
【００１７】このことによって、半導体領域における結
晶歪みが発生する領域の割合を低減することができる。
このため、半導体領域における結晶欠陥やドーパント不
純物の異常拡散の発生も抑制される。従って、本発明の
半導体装置では、ソース領域およびドレイン領域におけ
るドーパント不純物の異常拡散によって発生するソース
−ドレイン間リーク、およびドレイン−基板間の接合リ
ーク等の発生が抑制・防止される。
晶歪みが発生する領域の割合を低減することができる。
このため、半導体領域における結晶欠陥やドーパント不
純物の異常拡散の発生も抑制される。従って、本発明の
半導体装置では、ソース領域およびドレイン領域におけ
るドーパント不純物の異常拡散によって発生するソース
−ドレイン間リーク、およびドレイン−基板間の接合リ
ーク等の発生が抑制・防止される。
【００１８】上記半導体領域のゲート幅方向の寸法に対
する、上記下部酸化膜の上記トレンチの側面から上記ゲ
ート電極の下方への入り込みの寸法の比は、１５％以下
であることが好ましい。
する、上記下部酸化膜の上記トレンチの側面から上記ゲ
ート電極の下方への入り込みの寸法の比は、１５％以下
であることが好ましい。
【００１９】本発明の半導体装置は、絶縁層と、上記絶
縁層上に形成された第１半導体領域および第２半導体領
域と、上記第１半導体領域および上記第２半導体領域を
囲み、上記絶縁層に達するトレンチと、上記トレンチ内
に形成された素子分離用絶縁膜と、上記第１半導体領域
上に形成された第１ゲート絶縁膜と、上記第１ゲート絶
縁膜上に形成された第１ゲート電極と、上記第１ゲート
電極の側方に形成された第１ソース・ドレイン領域とを
有する第１のＦＥＴと、上記第２半導体領域上に形成さ
れた第２ゲート絶縁膜と、上記第２ゲート絶縁膜上に形
成された第２ゲート電極と、上記第２ゲート電極の側方
に形成された第２ソース・ドレイン領域とを有する第２
のＦＥＴと、上記第１半導体領域と上記絶縁層との間の
全領域に介在し、上記第１半導体領域の下部を酸化して
形成された第１酸化膜と、上記半導体領域と上記絶縁層
との間の周辺部に介在し、上記半導体領域の端部の下部
を酸化して形成された第２酸化膜とを備える。
縁層上に形成された第１半導体領域および第２半導体領
域と、上記第１半導体領域および上記第２半導体領域を
囲み、上記絶縁層に達するトレンチと、上記トレンチ内
に形成された素子分離用絶縁膜と、上記第１半導体領域
上に形成された第１ゲート絶縁膜と、上記第１ゲート絶
縁膜上に形成された第１ゲート電極と、上記第１ゲート
電極の側方に形成された第１ソース・ドレイン領域とを
有する第１のＦＥＴと、上記第２半導体領域上に形成さ
れた第２ゲート絶縁膜と、上記第２ゲート絶縁膜上に形
成された第２ゲート電極と、上記第２ゲート電極の側方
に形成された第２ソース・ドレイン領域とを有する第２
のＦＥＴと、上記第１半導体領域と上記絶縁層との間の
全領域に介在し、上記第１半導体領域の下部を酸化して
形成された第１酸化膜と、上記半導体領域と上記絶縁層
との間の周辺部に介在し、上記半導体領域の端部の下部
を酸化して形成された第２酸化膜とを備える。
【００２０】本発明によれば、第１半導体領域と絶縁層
との間の全領域に介在し、第１半導体領域の下部を酸化
して形成された第１酸化膜を備えており、第１のＦＥＴ
において、第１半導体領域の結晶歪みの発生が抑制され
ている。このため、活性領域となる半導体領域の端部に
おける結晶欠陥やドーパント不純物の異常拡散の発生が
抑制される。
との間の全領域に介在し、第１半導体領域の下部を酸化
して形成された第１酸化膜を備えており、第１のＦＥＴ
において、第１半導体領域の結晶歪みの発生が抑制され
ている。このため、活性領域となる半導体領域の端部に
おける結晶欠陥やドーパント不純物の異常拡散の発生が
抑制される。
【００２１】上記第２半導体領域のゲート幅方向の寸法
は、２μｍ以上であることが好ましい。
は、２μｍ以上であることが好ましい。
【００２２】このことによって、さらに第２のＦＥＴで
も、第２半導体領域における結晶歪みが発生する領域の
割合を低減することができる。このため、第２半導体領
域における結晶欠陥やドーパント不純物の異常拡散の発
生も抑制される。
も、第２半導体領域における結晶歪みが発生する領域の
割合を低減することができる。このため、第２半導体領
域における結晶欠陥やドーパント不純物の異常拡散の発
生も抑制される。
【００２３】上記第１および第２ゲート電極は、上記共
通の直線状の導体膜の各一部である構成としてもよい。
通の直線状の導体膜の各一部である構成としてもよい。
【００２４】上記第１および第２ゲート電極は、互いに
平行に配置されている構成としてもよい。
平行に配置されている構成としてもよい。
【００２５】本発明の半導体装置の製造方法は、絶縁層
と、上記絶縁層上に形成された半導体層とを有する半導
体基板を用意する工程（ａ）と、上記半導体層上にマス
クを形成し、上記マスクを用いたエッチングを行なって
上記半導体層を複数の半導体領域に区画するトレンチを
形成する工程（ｂ）と、上記トレンチの側面に露出して
いる上記複数の半導体領域の側部を酸化する工程（ｃ）
とを含み、上記工程（ｂ）では、上記工程（ｃ）におい
て形成された酸化膜が、上記半導体層と上記絶縁層との
間の全領域に介在して上記トレンチに達する側面を有す
るように、上記半導体層を複数の半導体領域に区画す
る。
と、上記絶縁層上に形成された半導体層とを有する半導
体基板を用意する工程（ａ）と、上記半導体層上にマス
クを形成し、上記マスクを用いたエッチングを行なって
上記半導体層を複数の半導体領域に区画するトレンチを
形成する工程（ｂ）と、上記トレンチの側面に露出して
いる上記複数の半導体領域の側部を酸化する工程（ｃ）
とを含み、上記工程（ｂ）では、上記工程（ｃ）におい
て形成された酸化膜が、上記半導体層と上記絶縁層との
間の全領域に介在して上記トレンチに達する側面を有す
るように、上記半導体層を複数の半導体領域に区画す
る。
【００２６】本発明の半導体装置の製造方法によれば、
工程（ｃ）で形成される酸化膜が、上記半導体層と上記
絶縁層との間の全領域に介在して上記トレンチに達する
側面を有するように、上記半導体層を複数の半導体領域
に区画するので、半導体領域の結晶歪みの発生を抑制す
ることができる。従って、半導体領域における結晶欠陥
やドーパント不純物の異常拡散の発生が抑制された半導
体装置が得られる。
工程（ｃ）で形成される酸化膜が、上記半導体層と上記
絶縁層との間の全領域に介在して上記トレンチに達する
側面を有するように、上記半導体層を複数の半導体領域
に区画するので、半導体領域の結晶歪みの発生を抑制す
ることができる。従って、半導体領域における結晶欠陥
やドーパント不純物の異常拡散の発生が抑制された半導
体装置が得られる。
【００２７】上記工程（ｂ）では、上記複数の半導体領
域のゲート幅方向の各寸法が０．５μｍ以下となるよう
に、上記半導体層を複数の半導体領域に区画することが
好ましい。
域のゲート幅方向の各寸法が０．５μｍ以下となるよう
に、上記半導体層を複数の半導体領域に区画することが
好ましい。
【００２８】このことによって、半導体領域の結晶歪み
の発生をより抑制することが可能である。
の発生をより抑制することが可能である。
【００２９】上記トレンチ内に素子分離用絶縁膜を形成
する工程（ｄ）と、上記複数の半導体領域上にゲート絶
縁膜を形成した後、上記ゲート絶縁膜上にゲート電極を
形成する工程（ｅ）と、上記ゲート電極の両側方に位置
する領域にソース・ドレイン領域を形成する工程（ｆ）
とをさらに含む構成としてもよい。
する工程（ｄ）と、上記複数の半導体領域上にゲート絶
縁膜を形成した後、上記ゲート絶縁膜上にゲート電極を
形成する工程（ｅ）と、上記ゲート電極の両側方に位置
する領域にソース・ドレイン領域を形成する工程（ｆ）
とをさらに含む構成としてもよい。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。なお、簡単のため
に、各実施形態に共通する構成要素は、同一の参照符号
で示す。
て、図面を参照しながら説明する。なお、簡単のため
に、各実施形態に共通する構成要素は、同一の参照符号
で示す。
【００３１】（実施形態１）図１（ａ）および（ｂ）
は、それぞれ本実施形態のＩＧＦＥＴの構成を表す断面
図および平面図であり、図１（ａ）は、図１（ｂ）のＩ
−Ｉ線に沿った断面を表す。
は、それぞれ本実施形態のＩＧＦＥＴの構成を表す断面
図および平面図であり、図１（ａ）は、図１（ｂ）のＩ
−Ｉ線に沿った断面を表す。
【００３２】図１（ａ）および（ｂ）に示すように、Ｉ
ＧＦＥＴ１００は、ＳＯＩ基板を用いて構成され、半導
体層１と、埋め込み絶縁膜２と、活性領域を構成する半
導体層３とを備えている。さらに、半導体層３の周囲に
はトレンチ２ｔが設けられており、トレンチ２ｔ内に絶
縁膜を埋めてなる素子分離領域４が形成されている。半
導体層３の側部には、熱酸化法によって形成された側部
酸化膜１２が形成され、半導体層３の下部全域には、側
部酸化膜１２と同時に形成された下部酸化膜１２ａが形
成されている。また、半導体層３のうちのチャネルとな
る領域上には、ゲート絶縁膜５とゲート電極６とが順に
形成されており、ゲート電極６を囲むようにゲート側壁
スペーサ７が形成されている。さらに、基板上には、層
間絶縁膜８が形成されており、層間絶縁膜８を貫通して
ゲート電極６に接触するコンタクト９が形成されてい
る。ゲート幅Ｗ２は、上記従来のＩＧＦＥＴ５００の
０．５倍程度（約０．５μｍ）となっている。なお、図
１（ｂ）では、層間絶縁膜８は図示せず省略してある。
ＧＦＥＴ１００は、ＳＯＩ基板を用いて構成され、半導
体層１と、埋め込み絶縁膜２と、活性領域を構成する半
導体層３とを備えている。さらに、半導体層３の周囲に
はトレンチ２ｔが設けられており、トレンチ２ｔ内に絶
縁膜を埋めてなる素子分離領域４が形成されている。半
導体層３の側部には、熱酸化法によって形成された側部
酸化膜１２が形成され、半導体層３の下部全域には、側
部酸化膜１２と同時に形成された下部酸化膜１２ａが形
成されている。また、半導体層３のうちのチャネルとな
る領域上には、ゲート絶縁膜５とゲート電極６とが順に
形成されており、ゲート電極６を囲むようにゲート側壁
スペーサ７が形成されている。さらに、基板上には、層
間絶縁膜８が形成されており、層間絶縁膜８を貫通して
ゲート電極６に接触するコンタクト９が形成されてい
る。ゲート幅Ｗ２は、上記従来のＩＧＦＥＴ５００の
０．５倍程度（約０．５μｍ）となっている。なお、図
１（ｂ）では、層間絶縁膜８は図示せず省略してある。
【００３３】図２（ａ）〜（ｄ）を参照しながら、本実
施形態のＩＧＦＥＴ１００の製造方法を説明する。図２
（ａ）〜（ｄ）は、本実施形態のＩＧＦＥＴ１００の製
造方法を説明する工程断面図である。
施形態のＩＧＦＥＴ１００の製造方法を説明する。図２
（ａ）〜（ｄ）は、本実施形態のＩＧＦＥＴ１００の製
造方法を説明する工程断面図である。
【００３４】まず、図２（ａ）に示す工程で、半導体層
１と埋め込み絶縁膜２と半導体層３とからなるＳＯＩ基
板を用意する。次に、ＳＯＩ基板の半導体層３上にシリ
コン酸化膜１０とシリコン窒化膜１１で構成される多層
膜を形成し、幅が約０．５μｍとなるように多層膜のパ
ターニングを行なう。続いて、パターニングされた多層
膜をマスクとして半導体層３のエッチングを行なうこと
によって、幅が約０．５μｍの活性領域となる半導体層
３と、埋め込み絶縁膜２を露出するトレンチ２ｔとを形
成する。
１と埋め込み絶縁膜２と半導体層３とからなるＳＯＩ基
板を用意する。次に、ＳＯＩ基板の半導体層３上にシリ
コン酸化膜１０とシリコン窒化膜１１で構成される多層
膜を形成し、幅が約０．５μｍとなるように多層膜のパ
ターニングを行なう。続いて、パターニングされた多層
膜をマスクとして半導体層３のエッチングを行なうこと
によって、幅が約０．５μｍの活性領域となる半導体層
３と、埋め込み絶縁膜２を露出するトレンチ２ｔとを形
成する。
【００３５】次に、図２（ｂ）に示す工程で、半導体層
３の側部の熱酸化法による予備酸化を行ない、半導体層
３の側部に側部酸化膜１２（厚さ１０〜３０ｎｍ程度）
を形成する。この際、埋め込み絶縁膜２と半導体層３と
の界面から酸化剤が侵入し、半導体層３の側部と同時
に、半導体層３の下部全域も酸化され、下部酸化膜１２
ａが形成される。このとき、本実施形態では、ゲート幅
を決める半導体層３の幅が約０．５μｍと狭いため、熱
酸化法による予備酸化時に酸化剤が半導体層３の端部か
ら半導体層３の下部の中央部まで侵入する。これによ
り、下部酸化膜１２ａが半導体層３の下部全域に、ほぼ
均一な厚さで形成される。
３の側部の熱酸化法による予備酸化を行ない、半導体層
３の側部に側部酸化膜１２（厚さ１０〜３０ｎｍ程度）
を形成する。この際、埋め込み絶縁膜２と半導体層３と
の界面から酸化剤が侵入し、半導体層３の側部と同時
に、半導体層３の下部全域も酸化され、下部酸化膜１２
ａが形成される。このとき、本実施形態では、ゲート幅
を決める半導体層３の幅が約０．５μｍと狭いため、熱
酸化法による予備酸化時に酸化剤が半導体層３の端部か
ら半導体層３の下部の中央部まで侵入する。これによ
り、下部酸化膜１２ａが半導体層３の下部全域に、ほぼ
均一な厚さで形成される。
【００３６】次に、図２（ｃ）に示す工程で、ＣＶＤ法
を用いて、トレンチ２ｔ内に露出している埋め込み絶縁
膜２上に酸化膜を堆積する。続いて、ＣＭＰ法によっ
て、基板の上面の平坦化を行ない、酸化膜を埋めてなる
素子分離領域４を形成する。その後、シリコン酸化膜１
０およびシリコン窒化膜１１を除去する。次に、ゲート
絶縁膜５と、ゲート電極６とを形成した後、ゲート電極
６を囲むようにゲート側壁スペーサ７を形成する。その
後、ゲート電極６およびゲート側壁スペーサ７をマスク
として不純物イオンを注入し、ソース・ドレイン領域
（不図示）を形成する。
を用いて、トレンチ２ｔ内に露出している埋め込み絶縁
膜２上に酸化膜を堆積する。続いて、ＣＭＰ法によっ
て、基板の上面の平坦化を行ない、酸化膜を埋めてなる
素子分離領域４を形成する。その後、シリコン酸化膜１
０およびシリコン窒化膜１１を除去する。次に、ゲート
絶縁膜５と、ゲート電極６とを形成した後、ゲート電極
６を囲むようにゲート側壁スペーサ７を形成する。その
後、ゲート電極６およびゲート側壁スペーサ７をマスク
として不純物イオンを注入し、ソース・ドレイン領域
（不図示）を形成する。
【００３７】次に、図２（ｄ）に示す工程で、ＣＶＤ法
により基板上に層間絶縁膜８を堆積した後、層間絶縁膜
８を貫通し、ゲート電極６および半導体層３（ソース・
ドレイン領域）にそれぞれに到達するコンタクト９を形
成する。
により基板上に層間絶縁膜８を堆積した後、層間絶縁膜
８を貫通し、ゲート電極６および半導体層３（ソース・
ドレイン領域）にそれぞれに到達するコンタクト９を形
成する。
【００３８】以上の各工程を経て、本実施形態のＩＧＦ
ＥＴ１００が得られる。
ＥＴ１００が得られる。
【００３９】上述のように、従来のＩＧＦＥＴ５００の
製造プロセスでは、半導体層３の側部の予備酸化を行な
う工程で、半導体層３の端部のみが持ち上がり、中央部
分が窪んだウイング形状になる。予備酸化によって持ち
上がる半導体層３の領域は、予備酸化の条件よって多少
変化するが、端面から概ね０．３μｍ程度までの領域で
ある。従って、半導体層３のうち、端面から約０．３μ
ｍの領域では結晶歪みが発生しやすい。
製造プロセスでは、半導体層３の側部の予備酸化を行な
う工程で、半導体層３の端部のみが持ち上がり、中央部
分が窪んだウイング形状になる。予備酸化によって持ち
上がる半導体層３の領域は、予備酸化の条件よって多少
変化するが、端面から概ね０．３μｍ程度までの領域で
ある。従って、半導体層３のうち、端面から約０．３μ
ｍの領域では結晶歪みが発生しやすい。
【００４０】一方、本実施形態ののＩＧＦＥＴ１００で
は、半導体層３の幅（すなわち、ゲート幅Ｗ２）は、約
０．５μｍである。つまり、本実施形態では、半導体層
３の幅が、予備酸化によって形成される下部酸化膜１２
ａの半導体層３の端部からの距離の合計約０．６μｍ
（すなわち、片側の端部からの入り込み約０．３μｍ×
２）と比較して、小さく設定されている。このため、予
備酸化によって半導体層３の下部の端部から入り込む下
部酸化膜１２ａが半導体層３の下部の中央まで形成され
るため、半導体層３の全体が持ち上がる。
は、半導体層３の幅（すなわち、ゲート幅Ｗ２）は、約
０．５μｍである。つまり、本実施形態では、半導体層
３の幅が、予備酸化によって形成される下部酸化膜１２
ａの半導体層３の端部からの距離の合計約０．６μｍ
（すなわち、片側の端部からの入り込み約０．３μｍ×
２）と比較して、小さく設定されている。このため、予
備酸化によって半導体層３の下部の端部から入り込む下
部酸化膜１２ａが半導体層３の下部の中央まで形成され
るため、半導体層３の全体が持ち上がる。
【００４１】図５は、ゲート幅１μｍにおける半導体層
３の結晶欠陥密度に対する各ゲート幅における半導体層
３の結晶欠陥密度の比を示したものである。
３の結晶欠陥密度に対する各ゲート幅における半導体層
３の結晶欠陥密度の比を示したものである。
【００４２】図５に示すように、ゲート幅１μｍにおけ
る欠陥密度に対して、ゲート幅０．５μｍでは１／２以
下に低減されることがわかる。つまり、ゲート幅は、
０．５μｍ以下であることが好ましい。
る欠陥密度に対して、ゲート幅０．５μｍでは１／２以
下に低減されることがわかる。つまり、ゲート幅は、
０．５μｍ以下であることが好ましい。
【００４３】このため、本実施形態によれば、半導体層
３がウイング形状となることを抑制・防止でき、結晶歪
みの発生を抑制することができる。このことによって、
半導体層３における結晶欠陥やドーパント不純物の異常
拡散の発生も抑制される。従って、ＩＧＦＥＴ１００で
は、ソース領域およびドレイン領域におけるドーパント
不純物の異常拡散によって発生するソース−ドレイン間
リーク、およびドレイン−基板間の接合リーク等の発生
が抑制・防止される。つまり、不良の発生率が低いＩＧ
ＦＥＴが得られる。
３がウイング形状となることを抑制・防止でき、結晶歪
みの発生を抑制することができる。このことによって、
半導体層３における結晶欠陥やドーパント不純物の異常
拡散の発生も抑制される。従って、ＩＧＦＥＴ１００で
は、ソース領域およびドレイン領域におけるドーパント
不純物の異常拡散によって発生するソース−ドレイン間
リーク、およびドレイン−基板間の接合リーク等の発生
が抑制・防止される。つまり、不良の発生率が低いＩＧ
ＦＥＴが得られる。
【００４４】（実施形態２）図３（ａ）および（ｂ）
は、それぞれ本実施形態のＩＧＦＥＴの構成を表す断面
図および平面図であり、図３（ａ）は、図３（ｂ）のII
−II線に沿った断面を表す。
は、それぞれ本実施形態のＩＧＦＥＴの構成を表す断面
図および平面図であり、図３（ａ）は、図３（ｂ）のII
−II線に沿った断面を表す。
【００４５】図３（ａ）および（ｂ）に示すように、Ｉ
ＧＦＥＴ２００は、ＳＯＩ基板を用いて構成され、半導
体層１と、埋め込み絶縁膜２と、活性領域を構成する半
導体層３とを備えている。さらに、半導体層３の周囲に
はトレンチ２ｔが設けられており、トレンチ２ｔ内に絶
縁膜を埋めてなる素子分離領域４が形成されている。半
導体層３の側部には、熱酸化法によって形成された側部
酸化膜１２が形成され、半導体層３の下部の端部には側
部酸化膜１２と同時に形成された下部酸化膜１２ａが形
成されている。また、半導体層３のうちのチャネルとな
る領域上には、ゲート絶縁膜５とゲート電極６とが順に
形成されており、ゲート電極６を囲むようにゲート側壁
スペーサ７が形成されている。さらに、基板上には、層
間絶縁膜８が形成されており、層間絶縁膜８を貫通して
ゲート電極６に接触するコンタクト９が形成されてい
る。ゲート幅Ｗ３は、上記従来のＩＧＦＥＴ５００の３
倍程度（約３μｍ）となっている。なお、図３（ｂ）で
は、層間絶縁膜８は図示せず省略してある。
ＧＦＥＴ２００は、ＳＯＩ基板を用いて構成され、半導
体層１と、埋め込み絶縁膜２と、活性領域を構成する半
導体層３とを備えている。さらに、半導体層３の周囲に
はトレンチ２ｔが設けられており、トレンチ２ｔ内に絶
縁膜を埋めてなる素子分離領域４が形成されている。半
導体層３の側部には、熱酸化法によって形成された側部
酸化膜１２が形成され、半導体層３の下部の端部には側
部酸化膜１２と同時に形成された下部酸化膜１２ａが形
成されている。また、半導体層３のうちのチャネルとな
る領域上には、ゲート絶縁膜５とゲート電極６とが順に
形成されており、ゲート電極６を囲むようにゲート側壁
スペーサ７が形成されている。さらに、基板上には、層
間絶縁膜８が形成されており、層間絶縁膜８を貫通して
ゲート電極６に接触するコンタクト９が形成されてい
る。ゲート幅Ｗ３は、上記従来のＩＧＦＥＴ５００の３
倍程度（約３μｍ）となっている。なお、図３（ｂ）で
は、層間絶縁膜８は図示せず省略してある。
【００４６】図４（ａ）〜（ｄ）を参照しながら、本実
施形態のＩＧＦＥＴ２００の製造方法を説明する。図４
（ａ）〜（ｄ）は、本実施形態のＩＧＦＥＴ２００の製
造方法を説明する工程断面図である。
施形態のＩＧＦＥＴ２００の製造方法を説明する。図４
（ａ）〜（ｄ）は、本実施形態のＩＧＦＥＴ２００の製
造方法を説明する工程断面図である。
【００４７】まず、図４（ａ）に示す工程で、半導体層
１と埋め込み絶縁膜２と半導体層３とからなるＳＯＩ基
板を用意する。次に、ＳＯＩ基板の半導体層３上にシリ
コン酸化膜１０とシリコン窒化膜１１で構成される多層
膜を形成し、幅が約３μｍとなるようにパターニングを
行なう。続いて、パターニングされた多層膜をマスクと
して半導体層３のエッチングを行なうことによって、幅
が約３μｍの活性領域となる半導体層３と、埋め込み絶
縁膜２を露出するトレンチ２ｔとを形成する。
１と埋め込み絶縁膜２と半導体層３とからなるＳＯＩ基
板を用意する。次に、ＳＯＩ基板の半導体層３上にシリ
コン酸化膜１０とシリコン窒化膜１１で構成される多層
膜を形成し、幅が約３μｍとなるようにパターニングを
行なう。続いて、パターニングされた多層膜をマスクと
して半導体層３のエッチングを行なうことによって、幅
が約３μｍの活性領域となる半導体層３と、埋め込み絶
縁膜２を露出するトレンチ２ｔとを形成する。
【００４８】次に、図４（ｂ）に示す工程で、半導体層
３の側部の予備酸化を行ない、半導体層３の側部に側部
酸化膜１２（厚さ１０〜３０ｎｍ程度）を形成する。こ
の際、埋め込み絶縁膜２と半導体層３との界面から酸化
剤が侵入し、半導体層３の側部と同時に、半導体層３の
下部の端部も酸化され、下部酸化膜１２ａが形成され
る。このとき、本実施形態では、ゲート幅を決める半導
体層３の幅が約３μｍであるのに対して、半導体層３の
下部の端部に形成される下部酸化膜１２ａの幅（片側で
約０．３μｍ）の割合が非常に小さくなっている。
３の側部の予備酸化を行ない、半導体層３の側部に側部
酸化膜１２（厚さ１０〜３０ｎｍ程度）を形成する。こ
の際、埋め込み絶縁膜２と半導体層３との界面から酸化
剤が侵入し、半導体層３の側部と同時に、半導体層３の
下部の端部も酸化され、下部酸化膜１２ａが形成され
る。このとき、本実施形態では、ゲート幅を決める半導
体層３の幅が約３μｍであるのに対して、半導体層３の
下部の端部に形成される下部酸化膜１２ａの幅（片側で
約０．３μｍ）の割合が非常に小さくなっている。
【００４９】次に、図４（ｃ）に示す工程で、ＣＶＤ法
を用いて、トレンチ２ｔ内に露出している埋め込み絶縁
膜２上に酸化膜を堆積する。続いて、ＣＭＰ法によっ
て、基板の上面の平坦化を行ない、酸化膜を埋めてなる
素子分離領域４を形成する。その後、シリコン酸化膜１
０およびシリコン窒化膜１１を除去する。次に、ゲート
絶縁膜５と、ゲート電極６とを形成した後、ゲート電極
６を囲むようにゲート側壁スペーサ７を形成する。その
後、ゲート電極６およびゲート側壁スペーサ７をマスク
として不純物イオンを注入し、ソース・ドレイン領域
（不図示）を形成する。
を用いて、トレンチ２ｔ内に露出している埋め込み絶縁
膜２上に酸化膜を堆積する。続いて、ＣＭＰ法によっ
て、基板の上面の平坦化を行ない、酸化膜を埋めてなる
素子分離領域４を形成する。その後、シリコン酸化膜１
０およびシリコン窒化膜１１を除去する。次に、ゲート
絶縁膜５と、ゲート電極６とを形成した後、ゲート電極
６を囲むようにゲート側壁スペーサ７を形成する。その
後、ゲート電極６およびゲート側壁スペーサ７をマスク
として不純物イオンを注入し、ソース・ドレイン領域
（不図示）を形成する。
【００５０】次に、図４（ｄ）に示す工程で、ＣＶＤ法
により基板上に層間絶縁膜８を堆積した後、層間絶縁膜
８を貫通し、ゲート電極６および半導体層３（ソース・
ドレイン領域）にそれぞれ到達するコンタクト９を形成
する。
により基板上に層間絶縁膜８を堆積した後、層間絶縁膜
８を貫通し、ゲート電極６および半導体層３（ソース・
ドレイン領域）にそれぞれ到達するコンタクト９を形成
する。
【００５１】以上の各工程を経て、本実施形態のＩＧＦ
ＥＴ２００が得られる。
ＥＴ２００が得られる。
【００５２】本実施形態のように、ゲート幅を決める活
性領域を構成する半導体層３の幅を、予備酸化によって
形成される下部酸化膜１２ａの半導体層３の端部からの
距離の合計約０．６μｍ（すなわち、片側の端部からの
入り込み約０．３μｍ×２）と比較して５倍程度の長さ
（Ｗ３：３μｍ）に設定することにより、ウィング形状
の形成による活性領域を構成する半導体層３における結
晶歪みが発生する領域の割合を低減することができる。
性領域を構成する半導体層３の幅を、予備酸化によって
形成される下部酸化膜１２ａの半導体層３の端部からの
距離の合計約０．６μｍ（すなわち、片側の端部からの
入り込み約０．３μｍ×２）と比較して５倍程度の長さ
（Ｗ３：３μｍ）に設定することにより、ウィング形状
の形成による活性領域を構成する半導体層３における結
晶歪みが発生する領域の割合を低減することができる。
【００５３】図５は、ゲート幅１μｍにおける半導体層
３の結晶欠陥密度に対する各ゲート幅における半導体層
３の結晶欠陥密度の比を示したものである。
３の結晶欠陥密度に対する各ゲート幅における半導体層
３の結晶欠陥密度の比を示したものである。
【００５４】図５に示すように、ゲート幅１μｍにおけ
る欠陥密度に対して、ゲート幅２μｍでは１／２以下、
３μｍでは１／１０以下に低減されることがわかる。つ
まり、ゲート幅は、２μｍ以上であることが好ましく、
３μｍ以上であることがより好ましい。
る欠陥密度に対して、ゲート幅２μｍでは１／２以下、
３μｍでは１／１０以下に低減されることがわかる。つ
まり、ゲート幅は、２μｍ以上であることが好ましく、
３μｍ以上であることがより好ましい。
【００５５】特に、従来のＩＧＦＥＴ５００の製造プロ
セスでは、予備酸化によって持ち上がる半導体層３の領
域は、端面から概ね０．３μｍ程度までの領域である
が、予備酸化の条件よって多少変化する。従って、半導
体層３のゲート幅に対する、予備酸化によって持ち上が
る半導体層３の領域の幅の比は、１５％以下となるよう
にゲート幅Ｗ３を調節することが好ましい。
セスでは、予備酸化によって持ち上がる半導体層３の領
域は、端面から概ね０．３μｍ程度までの領域である
が、予備酸化の条件よって多少変化する。従って、半導
体層３のゲート幅に対する、予備酸化によって持ち上が
る半導体層３の領域の幅の比は、１５％以下となるよう
にゲート幅Ｗ３を調節することが好ましい。
【００５６】以上のように本実施形態によれば、ＩＧＦ
ＥＴにおいて、ゲート幅をウイングにより持ち上がる端
部の長さよりも十分大きくすることにより、活性領域を
構成する半導体層における結晶歪みの発生を低減し、結
晶欠陥やドーパント不純物の異常拡散の発生が抑制され
る。従って、ＩＧＦＥＴ２００では、ソース領域および
ドレイン領域におけるドーパント不純物の異常拡散によ
って発生するソース−ドレイン間リーク、およびドレイ
ン−基板間の接合リーク等の発生が抑制・防止される。
つまり、不良の発生率が低いＩＧＦＥＴが得られる。
ＥＴにおいて、ゲート幅をウイングにより持ち上がる端
部の長さよりも十分大きくすることにより、活性領域を
構成する半導体層における結晶歪みの発生を低減し、結
晶欠陥やドーパント不純物の異常拡散の発生が抑制され
る。従って、ＩＧＦＥＴ２００では、ソース領域および
ドレイン領域におけるドーパント不純物の異常拡散によ
って発生するソース−ドレイン間リーク、およびドレイ
ン−基板間の接合リーク等の発生が抑制・防止される。
つまり、不良の発生率が低いＩＧＦＥＴが得られる。
【００５７】（実施形態３）図６は、本実施形態の半導
体装置の構成を表す上面図である。
体装置の構成を表す上面図である。
【００５８】本実施形態の半導体装置３００は、具体的
には、４つのＩＧＦＥＴ１００ａ、１００ｂ、１００ｃ
および１００ｄと１つのＩＧＦＥＴ２００とがゲート幅
方向に直列に配置されており、それぞれのＩＧＦＥＴに
共通のゲート電極６を備えている。
には、４つのＩＧＦＥＴ１００ａ、１００ｂ、１００ｃ
および１００ｄと１つのＩＧＦＥＴ２００とがゲート幅
方向に直列に配置されており、それぞれのＩＧＦＥＴに
共通のゲート電極６を備えている。
【００５９】つまり、本実施形態では、活性領域を構成
する半導体層３が分割されており、各半導体層３の幅
（ゲート幅）は、上記実施形態１のゲート幅Ｗ２（約
０．５μｍ）、または上記実施形態２のゲート幅Ｗ３
（約３μｍ）のいずれかとなっている。なお、ＩＧＦＥ
Ｔ２００のゲート幅Ｗ３は、２μｍ以上であることが好
ましい。
する半導体層３が分割されており、各半導体層３の幅
（ゲート幅）は、上記実施形態１のゲート幅Ｗ２（約
０．５μｍ）、または上記実施形態２のゲート幅Ｗ３
（約３μｍ）のいずれかとなっている。なお、ＩＧＦＥ
Ｔ２００のゲート幅Ｗ３は、２μｍ以上であることが好
ましい。
【００６０】さらに本実施形態では、ＩＧＦＥＴ２００
よりも短いゲート幅Ｗ２を有するＩＧＦＥＴ１００が、
ゲート電極６のコンタクト９から遠い側に設けられてい
る。
よりも短いゲート幅Ｗ２を有するＩＧＦＥＴ１００が、
ゲート電極６のコンタクト９から遠い側に設けられてい
る。
【００６１】本実施形態の半導体装置３００では、各Ｉ
ＧＦＥＴが、上記実施形態１および２で示したように、
ウィング形状の形成による活性領域を構成する半導体層
３の端部における結晶歪みの発生が抑制・防止されてい
るので、結晶欠陥やドーパント不純物の異常拡散の発生
が抑制される。このため、各ＩＧＦＥＴでは、ソース領
域およびドレイン領域におけるドーパント不純物の異常
拡散によって発生するソース−ドレイン間リーク、およ
びドレイン−基板間の接合リーク等の発生が抑制・防止
される。従って、各ＩＧＦＥＴにおける不良の発生率が
低い半導体装置が得られる。
ＧＦＥＴが、上記実施形態１および２で示したように、
ウィング形状の形成による活性領域を構成する半導体層
３の端部における結晶歪みの発生が抑制・防止されてい
るので、結晶欠陥やドーパント不純物の異常拡散の発生
が抑制される。このため、各ＩＧＦＥＴでは、ソース領
域およびドレイン領域におけるドーパント不純物の異常
拡散によって発生するソース−ドレイン間リーク、およ
びドレイン−基板間の接合リーク等の発生が抑制・防止
される。従って、各ＩＧＦＥＴにおける不良の発生率が
低い半導体装置が得られる。
【００６２】また、本実施形態の半導体装置３００で
は、ＩＧＦＥＴ２００よりも短いゲート幅Ｗ２を有する
ＩＧＦＥＴ１００が、ゲート電極６のコンタクト９から
遠い側に設けられている。このため、ゲート電極６の長
さを変更することによって、半導体装置３００が備える
ＩＧＦＥＴ１００の個数を０〜４個の範囲で調節でき
る。ＩＧＦＥＴ１００のゲート幅Ｗ２は、ＩＧＦＥＴ２
００のゲート幅Ｗ３よりも短いので、ＩＧＦＥＴ１００
の駆動電流はＩＧＦＥＴ２００の駆動電流よりも小さ
い。従って、ＩＧＦＥＴ１００の個数を調節することに
よって、駆動電流の微調整を容易に行なうことができ
る。
は、ＩＧＦＥＴ２００よりも短いゲート幅Ｗ２を有する
ＩＧＦＥＴ１００が、ゲート電極６のコンタクト９から
遠い側に設けられている。このため、ゲート電極６の長
さを変更することによって、半導体装置３００が備える
ＩＧＦＥＴ１００の個数を０〜４個の範囲で調節でき
る。ＩＧＦＥＴ１００のゲート幅Ｗ２は、ＩＧＦＥＴ２
００のゲート幅Ｗ３よりも短いので、ＩＧＦＥＴ１００
の駆動電流はＩＧＦＥＴ２００の駆動電流よりも小さ
い。従って、ＩＧＦＥＴ１００の個数を調節することに
よって、駆動電流の微調整を容易に行なうことができ
る。
【００６３】特に、ゲート電極６の長さの変更は、ゲー
ト電極６を形成する工程でフォトマスクを変更するだけ
でよい。このため、様々な駆動電流の半導体装置を容易
に製造することができる。つまり、本実施形態によれ
ば、汎用性の高い半導体装置を提供することができる。
ト電極６を形成する工程でフォトマスクを変更するだけ
でよい。このため、様々な駆動電流の半導体装置を容易
に製造することができる。つまり、本実施形態によれ
ば、汎用性の高い半導体装置を提供することができる。
【００６４】（実施形態４）図７は、本実施形態の半導
体装置の構成を表す上面図である。
体装置の構成を表す上面図である。
【００６５】図７に示すように、本実施形態の半導体装
置４００もまた、上記実施形態１および２で示したＩＧ
ＦＥＴ１００および２００が組み合わされて構成されて
いる。具体的には、ゲート幅方向に直列に配置され、共
通のゲート電極６ａを備えている４つのＩＧＦＥＴ１０
０ａ、１００ｂ、１００ｃおよび１００ｄと、ゲート電
極６ｂを備えているＩＧＦＥＴ２００とが、ゲート幅方
向に対して並列に配置されており、ゲート電極６ａと、
ＩＧＦＥＴ２００に設けられているゲート電極６ｂと
が、金属配線９’で接続されている。
置４００もまた、上記実施形態１および２で示したＩＧ
ＦＥＴ１００および２００が組み合わされて構成されて
いる。具体的には、ゲート幅方向に直列に配置され、共
通のゲート電極６ａを備えている４つのＩＧＦＥＴ１０
０ａ、１００ｂ、１００ｃおよび１００ｄと、ゲート電
極６ｂを備えているＩＧＦＥＴ２００とが、ゲート幅方
向に対して並列に配置されており、ゲート電極６ａと、
ＩＧＦＥＴ２００に設けられているゲート電極６ｂと
が、金属配線９’で接続されている。
【００６６】つまり、本実施形態では、活性領域を構成
する半導体層３が分割されており、各半導体層３の幅
（ゲート幅）は、上記実施形態１のゲート幅Ｗ２（約
０．５μｍ）、または上記実施形態２のゲート幅Ｗ３
（約３μｍ）のいずれかとなっている。
する半導体層３が分割されており、各半導体層３の幅
（ゲート幅）は、上記実施形態１のゲート幅Ｗ２（約
０．５μｍ）、または上記実施形態２のゲート幅Ｗ３
（約３μｍ）のいずれかとなっている。
【００６７】本実施形態の半導体装置４００でも、上記
実施形態３と同様に、各ＩＧＦＥＴにおいて、ウィング
形状の形成による活性領域を構成する半導体層３の端部
における結晶歪みの発生が抑制・防止されているので、
結晶欠陥やドーパント不純物の異常拡散の発生が抑制さ
れる。このため、各ＩＧＦＥＴでは、ソース領域および
ドレイン領域におけるドーパント不純物の異常拡散によ
って発生するソース−ドレイン間リーク、およびドレイ
ン−基板間の接合リーク等の発生が抑制・防止される。
従って、各ＩＧＦＥＴにおける不良の発生率が低い半導
体装置が得られる。
実施形態３と同様に、各ＩＧＦＥＴにおいて、ウィング
形状の形成による活性領域を構成する半導体層３の端部
における結晶歪みの発生が抑制・防止されているので、
結晶欠陥やドーパント不純物の異常拡散の発生が抑制さ
れる。このため、各ＩＧＦＥＴでは、ソース領域および
ドレイン領域におけるドーパント不純物の異常拡散によ
って発生するソース−ドレイン間リーク、およびドレイ
ン−基板間の接合リーク等の発生が抑制・防止される。
従って、各ＩＧＦＥＴにおける不良の発生率が低い半導
体装置が得られる。
【００６８】また、本実施形態の半導体装置４００で
は、ゲート電極６ａの長さを変更することによって、搭
載されるＩＧＦＥＴ１００の個数を０〜４個の範囲で調
節できる。ＩＧＦＥＴ１００のゲート幅Ｗ２は、ＩＧＦ
ＥＴ２００のゲート幅Ｗ３よりも短いので、ＩＧＦＥＴ
１００の駆動電流はＩＧＦＥＴ２００の駆動電流よりも
小さい。ＩＧＦＥＴ１００の個数を調節することによっ
て、駆動電流の微調整を容易に行なうことができる。特
に、ゲート電極６ａの長さの変更は、ゲート電極６ａを
形成する工程でフォトマスクを変更するだけでよい。こ
のため、様々な駆動電流の半導体装置を容易に製造する
ことができる。つまり、本実施形態によれば、汎用性の
高い半導体装置を提供することができる。
は、ゲート電極６ａの長さを変更することによって、搭
載されるＩＧＦＥＴ１００の個数を０〜４個の範囲で調
節できる。ＩＧＦＥＴ１００のゲート幅Ｗ２は、ＩＧＦ
ＥＴ２００のゲート幅Ｗ３よりも短いので、ＩＧＦＥＴ
１００の駆動電流はＩＧＦＥＴ２００の駆動電流よりも
小さい。ＩＧＦＥＴ１００の個数を調節することによっ
て、駆動電流の微調整を容易に行なうことができる。特
に、ゲート電極６ａの長さの変更は、ゲート電極６ａを
形成する工程でフォトマスクを変更するだけでよい。こ
のため、様々な駆動電流の半導体装置を容易に製造する
ことができる。つまり、本実施形態によれば、汎用性の
高い半導体装置を提供することができる。
【００６９】上記実施形態３では、ゲート電極６が長く
なると、ゲート抵抗が増大し、各ＩＧＦＥＴの性能劣化
が生じ得る。しかし、本実施形態の半導体装置は、複数
のゲート電極を金属配線でつなぐ構造であるので、ゲー
ト抵抗の増大による各ＩＧＦＥＴの性能劣化を防ぐこと
ができる。
なると、ゲート抵抗が増大し、各ＩＧＦＥＴの性能劣化
が生じ得る。しかし、本実施形態の半導体装置は、複数
のゲート電極を金属配線でつなぐ構造であるので、ゲー
ト抵抗の増大による各ＩＧＦＥＴの性能劣化を防ぐこと
ができる。
【００７０】
【発明の効果】本発明によれば、不良の発生率が低いＩ
ＧＦＥＴを提供することができる。また、駆動電流の微
調整が容易なＩＧＦＥＴを提供することができる。
ＧＦＥＴを提供することができる。また、駆動電流の微
調整が容易なＩＧＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）および（ｂ）は、それぞれ実施形態
１のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図１（ａ）は、図１（ｂ）のＩ−Ｉ線に沿った断面
を表す。
１のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図１（ａ）は、図１（ｂ）のＩ−Ｉ線に沿った断面
を表す。
【図２】図２（ａ）〜（ｄ）は、実施形態１のＩＧＦＥ
Ｔの製造方法を説明する工程断面図である。
Ｔの製造方法を説明する工程断面図である。
【図３】図３（ａ）および（ｂ）は、それぞれ実施形態
２のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図３（ａ）は、図３（ｂ）のII−II線に沿った断面
を表す。
２のＩＧＦＥＴの構成を表す断面図および平面図であ
り、図３（ａ）は、図３（ｂ）のII−II線に沿った断面
を表す。
【図４】図４（ａ）〜（ｄ）は、実施形態２のＩＧＦＥ
Ｔの製造方法を説明する工程断面図である。
Ｔの製造方法を説明する工程断面図である。
【図５】図５は、ゲート幅１μｍにおける半導体層３の
結晶欠陥密度に対する各ゲート幅における半導体層３の
結晶欠陥密度の比を示したものである。
結晶欠陥密度に対する各ゲート幅における半導体層３の
結晶欠陥密度の比を示したものである。
【図６】図６は、実施形態３の半導体装置の構成を表す
上面図である。
上面図である。
【図７】図７は、実施形態４の半導体装置の構成を表す
上面図である。
上面図である。
【図８】図８（ａ）および（ｂ）は、それぞれ従来のＩ
ＧＦＥＴの構成を表す断面図および平面図であり、図８
（ａ）は、図８（ｂ）のＸ−Ｘ線に沿った断面を表す。
ＧＦＥＴの構成を表す断面図および平面図であり、図８
（ａ）は、図８（ｂ）のＸ−Ｘ線に沿った断面を表す。
【図９】図９（ａ）〜（ｄ）は、従来のＩＧＦＥＴの製
造方法を表す工程断面図である。
造方法を表す工程断面図である。
１ 半導体層
２ 埋め込み絶縁膜
２ｔ トレンチ
３ 半導体層
４ 素子分離領域
５ ゲート絶縁膜
６、６ａ、６ｂ ゲート電極
７ ゲート側壁スペーサ
８ 層間絶縁膜
９ コンタクト
９’ 金属配線
１０ シリコン酸化膜
１１ シリコン窒化膜
１２ 側部酸化膜
１２ａ 下部酸化膜
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、２
００、５００ 絶縁ゲート型電界効果トランジスタ（Ｉ
ＧＦＥＴ） ３００、４００ 半導体装置
００、５００ 絶縁ゲート型電界効果トランジスタ（Ｉ
ＧＦＥＴ） ３００、４００ 半導体装置
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA01 AA08 AA35 AA45 AA77
BA05 CA17 DA02 DA22 DA33
DA53
5F110 AA06 AA26 CC02 DD05 DD13
EE31 GG02 GG12 GG29 HJ13
NN62 NN65 QQ19
Claims (12)
- 【請求項１】 絶縁層と、 上記絶縁層上に形成された半導体領域と、 上記半導体領域の側部を囲み、上記絶縁層に達するトレ
ンチと、 上記トレンチ内に形成された素子分離用絶縁膜と、 上記半導体領域を活性領域とする半導体素子と、 上記半導体領域の側部を酸化して、上記半導体領域と上
記素子分離用絶縁膜との間に形成された側部酸化膜と、 上記半導体領域の下部を酸化して形成され、上記半導体
領域と上記絶縁層との間の全領域に介在して側面が上記
側部酸化膜に達する下部酸化膜と、 を備える半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記半導体素子は、上記半導体領域上に形成されたゲー
ト絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電
極と、上記ゲート電極の両側方に位置する領域に形成さ
れたソース・ドレイン領域とを備えるＦＥＴであること
を特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 上記半導体領域のゲート幅方向の寸法は、０．５μｍ以
下であることを特徴とする半導体装置。 - 【請求項４】 絶縁層と、 上記絶縁層上に形成された半導体領域と、 上記半導体領域の側部を囲み、上記絶縁層に達するトレ
ンチと、 上記トレンチ内に形成された素子分離用絶縁膜と、 上記半導体領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体領域の側部を酸化して、上記半導体領域と上
記素子分離用絶縁膜との間に形成された側部酸化膜と、 上記半導体領域の端部の下部を酸化して形成され、上記
半導体領域と上記絶縁層との間の周辺部に介在して側面
が上記側部酸化膜に達する下部酸化膜とを備え、 上記半導体領域のゲート幅方向の寸法は、２μｍ以上で
あることを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、 上記半導体領域のゲート幅方向の寸法に対する、上記下
部酸化膜の上記トレンチの側面から上記ゲート電極の下
方への入り込みの寸法の比は、１５％以下であることを
特徴とする半導体装置。 - 【請求項６】 絶縁層と、 上記絶縁層上に形成された第１半導体領域および第２半
導体領域と、 上記第１半導体領域および上記第２半導体領域を囲み、
上記絶縁層に達するトレンチと、 上記トレンチ内に形成された素子分離用絶縁膜と、 上記第１半導体領域上に形成された第１ゲート絶縁膜
と、上記第１ゲート絶縁膜上に形成された第１ゲート電
極と、上記第１ゲート電極の側方に形成された第１ソー
ス・ドレイン領域とを有する第１のＦＥＴと、 上記第２半導体領域上に形成された第２ゲート絶縁膜
と、上記第２ゲート絶縁膜上に形成された第２ゲート電
極と、上記第２ゲート電極の側方に形成された第２ソー
ス・ドレイン領域とを有する第２のＦＥＴと、 上記第１半導体領域と上記絶縁層との間の全領域に介在
し、上記第１半導体領域の下部を酸化して形成された第
１酸化膜と、 上記半導体領域と上記絶縁層との間の周辺部に介在し、
上記半導体領域の端部の下部を酸化して形成された第２
酸化膜と、 を備える半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 上記第２半導体領域のゲート幅方向の寸法は、２μｍ以
上であることを特徴とする半導体装置。 - 【請求項８】 請求項６または７に記載の半導体装置に
おいて、 上記第１および第２ゲート電極は、上記共通の直線状の
導体膜の各一部であることを特徴とする半導体装置。 - 【請求項９】 請求項６または７に記載の半導体装置に
おいて、 上記第１および第２ゲート電極は、互いに平行に配置さ
れていることを特徴とする半導体装置。 - 【請求項１０】 絶縁層と、上記絶縁層上に形成された
半導体層とを有する半導体基板を用意する工程（ａ）
と、 上記半導体層上にマスクを形成し、上記マスクを用いた
エッチングを行なって上記半導体層を複数の半導体領域
に区画するトレンチを形成する工程（ｂ）と、 上記トレンチの側面に露出している上記複数の半導体領
域の側部を酸化する工程（ｃ）とを含み、 上記工程（ｂ）では、上記工程（ｃ）において形成され
た酸化膜が、上記半導体層と上記絶縁層との間の全領域
に介在して上記トレンチに達する側面を有するように、
上記半導体層を複数の半導体領域に区画することを特徴
とする半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法おいて、 上記工程（ｂ）では、上記複数の半導体領域のゲート幅
方向の各寸法が０．５μｍ以下となるように、上記半導
体層を複数の半導体領域に区画することを特徴とする半
導体装置の製造方法。 - 【請求項１２】 請求項１０または１１に記載の半導体
装置の製造方法おいて、 上記トレンチ内に素子分離用絶縁膜を形成する工程
（ｄ）と、 上記複数の半導体領域上にゲート絶縁膜を形成した後、
上記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）
と、 上記ゲート電極の両側方に位置する領域にソース・ドレ
イン領域を形成する工程（ｆ）と、 をさらに含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133715A JP2003332580A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置およびその製造方法 |
| US10/394,031 US6777751B2 (en) | 2002-05-09 | 2003-03-24 | Semiconductor device and method for fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133715A JP2003332580A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332580A true JP2003332580A (ja) | 2003-11-21 |
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ID=29397434
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002133715A Pending JP2003332580A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置およびその製造方法 |
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|---|---|
| US (1) | US6777751B2 (ja) |
| JP (1) | JP2003332580A (ja) |
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-
2002
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2003
- 2003-03-24 US US10/394,031 patent/US6777751B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009530828A (ja) * | 2006-03-15 | 2009-08-27 | フリースケール セミコンダクター インコーポレイテッド | 絶縁層の上に厚さの異なる複数の半導体島を含む電子デバイスおよびその形成方法 |
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| US6777751B2 (en) | 2004-08-17 |
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| A131 | Notification of reasons for refusal |
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