JPS59148366A - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS59148366A JPS59148366A JP2243683A JP2243683A JPS59148366A JP S59148366 A JPS59148366 A JP S59148366A JP 2243683 A JP2243683 A JP 2243683A JP 2243683 A JP2243683 A JP 2243683A JP S59148366 A JPS59148366 A JP S59148366A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体基板の表面からソース、およびドレイ
ン領域を形成し、両領域間の表面に絶縁層を介してゲー
ト電極を設ける絶縁ゲート型電界効果トランジスタは、
第１図（ａｌ〜＋ＣＩに示すような工程で行われる自己
整合型の製造方法によるのが一般的である。すなわち第
１図（ａｌに示すようにシリコン基板１にゲート酸化膜
２を介してゲート電極３を設け、またソース、ドレイン
領域となる部分を明けてフィールド酸化膜４で覆い、こ
のゲート部２，３およびフィールド酸化膜４をマスクと
してソース、ドレイン拡散層５１．５２を形成しく第１
図（ｂ））、さらにソース、ドレイン領域５１゜５２の
リード電極６１．６２を被着する（第１図（Ｃ））。こ
の方法によればゲート電極とソースおよびドレイン領域
のマスク合わせ余裕を考慮する必要がなくなり、ゲート
電極とソースおよびドレイン領域との重なりがかなり低
減できた。すなわちこの構造ではゲート電極部分２，３
を前もって設け、その後にソースおよびドレイン拡散層
５１゜５２を形成するので、ゲート電極３とソース、ド
レイン領域５１．５２の重なりは、ソースおよびドレイ
ン用不純物拡散の際の横方向拡散によってのみ生ずるた
めに、ソースおよびドレイン拡散層深さよりも小さくな
る。しかし近年素子寸法の縮小化が強く要請されるに及
んで、上記自己整合的構造における重なりでさえもゲー
ト電極長にくらべて相対的に大きくなる。この解決方法
として、ソースおよびドレインの拡散深さをさらに小さ
くすることなどが行われているが、そうすることによっ
てソースおよびドレインのリード電極６１゜６２の金属
によるソースおよびドレイン拡散層５１゜５２の突き抜
けが起り易くなり、ソースおよびドレイン耐圧の低下を
招くという新たな問題を誘起してしまう。
ン領域を形成し、両領域間の表面に絶縁層を介してゲー
ト電極を設ける絶縁ゲート型電界効果トランジスタは、
第１図（ａｌ〜＋ＣＩに示すような工程で行われる自己
整合型の製造方法によるのが一般的である。すなわち第
１図（ａｌに示すようにシリコン基板１にゲート酸化膜
２を介してゲート電極３を設け、またソース、ドレイン
領域となる部分を明けてフィールド酸化膜４で覆い、こ
のゲート部２，３およびフィールド酸化膜４をマスクと
してソース、ドレイン拡散層５１．５２を形成しく第１
図（ｂ））、さらにソース、ドレイン領域５１゜５２の
リード電極６１．６２を被着する（第１図（Ｃ））。こ
の方法によればゲート電極とソースおよびドレイン領域
のマスク合わせ余裕を考慮する必要がなくなり、ゲート
電極とソースおよびドレイン領域との重なりがかなり低
減できた。すなわちこの構造ではゲート電極部分２，３
を前もって設け、その後にソースおよびドレイン拡散層
５１゜５２を形成するので、ゲート電極３とソース、ド
レイン領域５１．５２の重なりは、ソースおよびドレイ
ン用不純物拡散の際の横方向拡散によってのみ生ずるた
めに、ソースおよびドレイン拡散層深さよりも小さくな
る。しかし近年素子寸法の縮小化が強く要請されるに及
んで、上記自己整合的構造における重なりでさえもゲー
ト電極長にくらべて相対的に大きくなる。この解決方法
として、ソースおよびドレインの拡散深さをさらに小さ
くすることなどが行われているが、そうすることによっ
てソースおよびドレインのリード電極６１゜６２の金属
によるソースおよびドレイン拡散層５１゜５２の突き抜
けが起り易くなり、ソースおよびドレイン耐圧の低下を
招くという新たな問題を誘起してしまう。
この発明は上記の欠点を除去しようとするもので、ゲー
ト電極とソースおよびドレイン領域（！： ）重なりを
零もしくは極端に小さくした絶縁ゲート型電界効果トラ
ンジスタの製造方法を提供することを目的とする。
ト電極とソースおよびドレイン領域（！： ）重なりを
零もしくは極端に小さくした絶縁ゲート型電界効果トラ
ンジスタの製造方法を提供することを目的とする。
この目的は先ず半導体基板の表面にゲート酸化膜を介し
てゲート電極ならびにフィールド酸化膜を設けてそれら
の間に基板表面の露出部を形成し、次いでその露出した
基板表面から所定の深さの凹部を形成し、この後その凹
部を埋めさらにフィールド酸化膜の上にまで延びる基板
と異なる導電形の多結晶半導体層を被着することによっ
て達成される。
てゲート電極ならびにフィールド酸化膜を設けてそれら
の間に基板表面の露出部を形成し、次いでその露出した
基板表面から所定の深さの凹部を形成し、この後その凹
部を埋めさらにフィールド酸化膜の上にまで延びる基板
と異なる導電形の多結晶半導体層を被着することによっ
て達成される。
次にこの発明の実施例を図を参照して説明する。
以下の図で第１図と共通の部分は同一の符号を付してい
る。第２図（ａｌにおいて、Ｐ形シリコン基板１の表面
に第１図ｆａｔと同様のゲート酸化膜２．多結晶シリコ
ン、 Ｗ 、 Ｍ ｏなどの耐熱金属もしくはその珪化
物からなるゲート電極３およびフィールド酸化膜４を通
常のフォｌ−ＩＪソゲラフイー技術により形成する。た
ゾしこの際使用したレジスト膜７は第２１１ｋＨｂ＋に
示す工程で使用する。この工程ではＣＦ４を主成分とす
るガスによる異方性ドライエツチング技術により、レジ
スト膜７をマスクとしてシリコン基板ｌのソース、ドレ
イン予定領域に５００ＯＡの深さの穴１１．１２を穿つ
。次にフィールド酸化膜４上の配線が設けられる部分の
みレジスト膜７を除去した後、１０” 〜１０” ｃｍ
−”（１）濃度のりんドープ多結晶シリコン層を５００
０Ｘの厚さに堆積する工程が第２図ｆｃｌである。この
際、ゲート部２，３上の多結晶シリコン層８０はレジス
ト膜７の上面とシリコン基板１上との段差が大きいため
、図示のように段切れを生ずる。従って第２図ｆｄｌに
示すようにレジスト膜７を除去すれば、ソース、ドレイ
ン領域８１．８２およびソース。
る。第２図（ａｌにおいて、Ｐ形シリコン基板１の表面
に第１図ｆａｔと同様のゲート酸化膜２．多結晶シリコ
ン、 Ｗ 、 Ｍ ｏなどの耐熱金属もしくはその珪化
物からなるゲート電極３およびフィールド酸化膜４を通
常のフォｌ−ＩＪソゲラフイー技術により形成する。た
ゾしこの際使用したレジスト膜７は第２１１ｋＨｂ＋に
示す工程で使用する。この工程ではＣＦ４を主成分とす
るガスによる異方性ドライエツチング技術により、レジ
スト膜７をマスクとしてシリコン基板ｌのソース、ドレ
イン予定領域に５００ＯＡの深さの穴１１．１２を穿つ
。次にフィールド酸化膜４上の配線が設けられる部分の
みレジスト膜７を除去した後、１０” 〜１０” ｃｍ
−”（１）濃度のりんドープ多結晶シリコン層を５００
０Ｘの厚さに堆積する工程が第２図ｆｃｌである。この
際、ゲート部２，３上の多結晶シリコン層８０はレジス
ト膜７の上面とシリコン基板１上との段差が大きいため
、図示のように段切れを生ずる。従って第２図ｆｄｌに
示すようにレジスト膜７を除去すれば、ソース、ドレイ
ン領域８１．８２およびソース。
ドレイン領域からの配線部８３．８４のみ多結晶シリコ
ンが残り、その結果としてｎチャネルＭＤＳトランジス
タが形成される。
ンが残り、その結果としてｎチャネルＭＤＳトランジス
タが形成される。
このようにソース、ドレイン領域をりんドープ多結晶シ
リコン層で形成することによってゲート部２，３とソー
ス、ドレイン領域８１．８２との重なりがほぼ無視でき
、しかもソース、ドレイン領域８１．８２の深さも５０
００Ａと浅くすることが可能となり、素子を微細化した
場合にもゲートとソース、ドレイン間の容量の増加とか
パンチスルー耐圧の劣化等の問題を防止することができ
る。
リコン層で形成することによってゲート部２，３とソー
ス、ドレイン領域８１．８２との重なりがほぼ無視でき
、しかもソース、ドレイン領域８１．８２の深さも５０
００Ａと浅くすることが可能となり、素子を微細化した
場合にもゲートとソース、ドレイン間の容量の増加とか
パンチスルー耐圧の劣化等の問題を防止することができ
る。
またソース、ドレインからの配線８３．８４もソース、
ドレイン領域８１．８２と同時に形成できるため工程の
簡略化の効果も得られる。しかしこのようにゲート部２
，３とソース、ドレイン領域８１．８２との重なりを除
いたため、チャネル端部における電界の低下の影響が現
われ、チャネル抵抗の増大が生ずる場合には、第２図ｆ
ｄｌよりさらにすすめて第３図に示すようにソースおよ
びドレイン領域８１．８２の多結晶シリコン内の不純物
（りん）をシリコン基板内に拡散せしめて極めて薄い拡
散層９１．９２を形成する。これによりゲート電極下の
チャネル形成がより確実番こなる。この拡散層９１．９
２の厚さは任意に制御できるのでゲート部とソース、ド
レイン領域との太きすぎる重なりが生ずることがない。
ドレイン領域８１．８２と同時に形成できるため工程の
簡略化の効果も得られる。しかしこのようにゲート部２
，３とソース、ドレイン領域８１．８２との重なりを除
いたため、チャネル端部における電界の低下の影響が現
われ、チャネル抵抗の増大が生ずる場合には、第２図ｆ
ｄｌよりさらにすすめて第３図に示すようにソースおよ
びドレイン領域８１．８２の多結晶シリコン内の不純物
（りん）をシリコン基板内に拡散せしめて極めて薄い拡
散層９１．９２を形成する。これによりゲート電極下の
チャネル形成がより確実番こなる。この拡散層９１．９
２の厚さは任意に制御できるのでゲート部とソース、ド
レイン領域との太きすぎる重なりが生ずることがない。
以上述べたように本発明は絶縁ゲート型電界効果トラン
ジスタのゲート部を先に形成し、その後ソース、ドレイ
ン領域を基板の凹部を埋めた多結晶半導体層により形成
し同時に配線も多結晶半導体層により設けるもので、ゲ
ート部とソース、ドレイン領域との重なりが全くないか
あるいは所望の薄さだけを有する絶縁ゲート型電界効果
トランジスタが少ない工程で得られるので本発明によつ
て得られる効果は甚大である。
ジスタのゲート部を先に形成し、その後ソース、ドレイ
ン領域を基板の凹部を埋めた多結晶半導体層により形成
し同時に配線も多結晶半導体層により設けるもので、ゲ
ート部とソース、ドレイン領域との重なりが全くないか
あるいは所望の薄さだけを有する絶縁ゲート型電界効果
トランジスタが少ない工程で得られるので本発明によつ
て得られる効果は甚大である。
第１図（ａｌ〜（Ｃ）は従来の絶縁ゲート型電界効果ト
ランジスタの製造工程を示す断面図、第２図Ｔａｌ〜（
ｄｌは本発明の一実施例の工程を示す断面図、第３図は
別の実施例を示す断面図である。 ｌ・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート電極、４・・・フィールド酸化膜、８・・・多
結晶シリコン層、８１・・・ソース領域、８２・・・ド
レイン領域、８３．８４ ・配線部、９１．９２・・
・拡散層。 ヤ１ｒ￥Ｉｔ ｆ２閃 才３１￥ｌ
ランジスタの製造工程を示す断面図、第２図Ｔａｌ〜（
ｄｌは本発明の一実施例の工程を示す断面図、第３図は
別の実施例を示す断面図である。 ｌ・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート電極、４・・・フィールド酸化膜、８・・・多
結晶シリコン層、８１・・・ソース領域、８２・・・ド
レイン領域、８３．８４ ・配線部、９１．９２・・
・拡散層。 ヤ１ｒ￥Ｉｔ ｆ２閃 才３１￥ｌ
Claims (1)
- 【特許請求の範囲】 １）先ず半導体基板の表面にゲート酸化膜を介してゲー
ト電極ならびにフィールド酸化膜を設けてそれらの間に
基板表面の露出部を形成し、次いでその露出した基板表
面から所定の深さの凹部を形成し、その後該凹部を埋め
さらにフィールド酸化膜の上に延びる基板と異なる導電
形の多結晶半導体層を被着することを特徴とする絶縁ゲ
ート型電界効果トランジスタの製造方法。 ２、特許請求の範囲第１項記載の方法において、埋めら
れた多結晶半導体層から不純物を半導体基板内に拡散さ
せることを特徴とする絶縁ゲート型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243683A JPS59148366A (ja) | 1983-02-14 | 1983-02-14 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243683A JPS59148366A (ja) | 1983-02-14 | 1983-02-14 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148366A true JPS59148366A (ja) | 1984-08-25 |
Family
ID=12082642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243683A Pending JPS59148366A (ja) | 1983-02-14 | 1983-02-14 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300762A (ja) * | 2007-06-04 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
-
1983
- 1983-02-14 JP JP2243683A patent/JPS59148366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300762A (ja) * | 2007-06-04 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
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