JPH0342842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0342842A JPH0342842A JP17880289A JP17880289A JPH0342842A JP H0342842 A JPH0342842 A JP H0342842A JP 17880289 A JP17880289 A JP 17880289A JP 17880289 A JP17880289 A JP 17880289A JP H0342842 A JPH0342842 A JP H0342842A
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- oxide film
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 238000002513 implantation Methods 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を持つ絶縁ゲート型主にＭＯＳ）ラン
ジスタとその集積回路の製造方法に関する。
Ｄｒａｉｎ）構造を持つ絶縁ゲート型主にＭＯＳ）ラン
ジスタとその集積回路の製造方法に関する。
（発明の概要〕
一導電型半導体領域上にゲート絶縁膜を堆積後、ゲート
電極膜を堆積し、選択的にエツチングしてゲート電極を
形成する。逆導電型イオンを前記一導電型領域内に注入
して低不純物密度ソース・ドレイン領域を設けて、さら
にゲート電極を被覆する酸化膜を形成後Ｓｉ薄膜を全面
に堆積して、異方性エッチでゲート電極の側面に沿って
Ｓｉスペーサを設ける。再び逆導電型イオン注入を行っ
て高不純物密度ソース・ドレイン領域を設けた上で、Ｓ
ｉスペーサを除去する工程とから成るＬＤＤ・ＭＯＳの
製造方法である。
電極膜を堆積し、選択的にエツチングしてゲート電極を
形成する。逆導電型イオンを前記一導電型領域内に注入
して低不純物密度ソース・ドレイン領域を設けて、さら
にゲート電極を被覆する酸化膜を形成後Ｓｉ薄膜を全面
に堆積して、異方性エッチでゲート電極の側面に沿って
Ｓｉスペーサを設ける。再び逆導電型イオン注入を行っ
て高不純物密度ソース・ドレイン領域を設けた上で、Ｓ
ｉスペーサを除去する工程とから成るＬＤＤ・ＭＯＳの
製造方法である。
ＬＤＤ構造は、トランジスタが微細化した場合に問題と
なる熱電子による信頼性悪化を防止する点で有効である
。ＬＤＤ−ＭＯＳの一般的製造方法は、多結晶Ｓｉでゲ
ート電極を形成後低不純物密度のソース・ドレイン領域
をイオン注入で設け、通常Ｓｉｎ、でゲート電極側面に
スペーサを作って再びイオン注入で高不純物密度のソー
ス・ドレイン領域を形成するものである。多結晶Ｓｉの
下は通常ゲート酸化膜やフィールド酸化膜でスペーサと
同質の膜から成る。スペーサ形成は酸化膜をＣＶＤで堆
積後、異方性エッチによる全面エッチバックによって行
う、従って、エツチングの終点検出は困難であり、その
結果ゲート酸化膜やフィールド酸化膜も薄くなってしま
う問題がある。さらにスペーサの幅の制御も難しく、結
果的にトランジスタ特性および集積回路特性の再現性が
乏しくなってしまう。
なる熱電子による信頼性悪化を防止する点で有効である
。ＬＤＤ−ＭＯＳの一般的製造方法は、多結晶Ｓｉでゲ
ート電極を形成後低不純物密度のソース・ドレイン領域
をイオン注入で設け、通常Ｓｉｎ、でゲート電極側面に
スペーサを作って再びイオン注入で高不純物密度のソー
ス・ドレイン領域を形成するものである。多結晶Ｓｉの
下は通常ゲート酸化膜やフィールド酸化膜でスペーサと
同質の膜から成る。スペーサ形成は酸化膜をＣＶＤで堆
積後、異方性エッチによる全面エッチバックによって行
う、従って、エツチングの終点検出は困難であり、その
結果ゲート酸化膜やフィールド酸化膜も薄くなってしま
う問題がある。さらにスペーサの幅の制御も難しく、結
果的にトランジスタ特性および集積回路特性の再現性が
乏しくなってしまう。
（発明が解決しようとする課題〕
本発明は叙上の問題を解決すべくなされ、制御性のよい
ＬＤＤ−ＭＯＳの製造方法を提供するものである。
ＬＤＤ−ＭＯＳの製造方法を提供するものである。
本発明によるＬＤＤ−ＭＯＳの製造方法は、導電型半導
体領域上にゲート酸化膜を堆積後ゲート電極膜を堆積・
選択的エッチしてゲート電極を形成し、該電極をマスク
に逆導電型イオンを前記一導電型領域内に注入して低不
純物密度ソース・ドレイン領域（ＬＤＤ）を設ける工程
と、少なくとも前記ゲート電極を被覆する絶縁膜を形成
し、Ｓｉ薄膜を全面に堆積した後、Ｓｉ異方性エッチで
ゲート電極の側面に沿ってＳｉスペーサを設ける工程と
、前記ゲート電極とＳｉスペーサをマスクにして逆導電
型イオンを前記一導電型領域内に注入して高不純物密度
ソース・トレイン領域を設ける工程と、前記Ｓｉスペー
サを除去する工程とから成る。
体領域上にゲート酸化膜を堆積後ゲート電極膜を堆積・
選択的エッチしてゲート電極を形成し、該電極をマスク
に逆導電型イオンを前記一導電型領域内に注入して低不
純物密度ソース・ドレイン領域（ＬＤＤ）を設ける工程
と、少なくとも前記ゲート電極を被覆する絶縁膜を形成
し、Ｓｉ薄膜を全面に堆積した後、Ｓｉ異方性エッチで
ゲート電極の側面に沿ってＳｉスペーサを設ける工程と
、前記ゲート電極とＳｉスペーサをマスクにして逆導電
型イオンを前記一導電型領域内に注入して高不純物密度
ソース・トレイン領域を設ける工程と、前記Ｓｉスペー
サを除去する工程とから成る。
Ｓｉ異方性エッチは酸化膜に対して選択比を１０以上容
易にとれる上に、終点検出も行えるのでスペーサ幅も制
御しやすい、さらに、基板と同材料のスペーサであるた
め応力を小さくできる。余計な寄生容量を避けるために
、ＬＤＤ−ＭＯ３構造形成後には、このＳｉスペーサは
除去してしまう。
易にとれる上に、終点検出も行えるのでスペーサ幅も制
御しやすい、さらに、基板と同材料のスペーサであるた
め応力を小さくできる。余計な寄生容量を避けるために
、ＬＤＤ−ＭＯ３構造形成後には、このＳｉスペーサは
除去してしまう。
以下に第１図ｆａｔ〜（ｄｌを用いて本発明を詳述する
。
。
第１図ｆａｔは、例えばｐ型Ｓｉ基板ｌに通常の選択酸
化法でフィールド酸化膜（ＳｉＯｌ）２を設け、さらに
ゲート酸化膜（Ｓ ｉｏｔ ）３を形Ｉ′ｌｉ、後、多
結晶Ｓｉでゲート電極４を選択エッチによって作成した
断面であり、通常のＭＯＳ ）ランジスタの製造と同様
である。第１図（ａｌでは、さらにゲート電極４をマス
クにして例えばリンやヒ素などｎ型イオンを注入してｎ
−ソース・ドレイン領域１１゜１２を設けている。第１
囲い）では、ゲート電極４を被覆する酸化膜４１を堆積
した後、再びＳｉ薄膜５として多結晶Ｓｉを全面に堆積
している。酸化膜４１は、ゲート電極４の熱酸化やＣＶ
Ｄで形成され、例えば２００〜１０００人の膜厚をもつ
。Ｓｉ薄膜（多結晶５ｉ）５の抵抗率は問わないが、粒
径は小さいことが望ましく、厚みはスペーサ幅より厚く
、典型的には２０００〜４０００人である。第１図ｔｅ
ｌは、５ｉｆｆｌＦ！！５を異方性エッチしてＳｉスペ
ーサ５１を設け、さらにｎ゛ソースドレイン領域２１．
２２を形成した断面である。異方性エッチは、通常の方
法、例えば四塩化炭素系やＣＦ、 Ｃｆｆ１． （ａ
ｌａは整数〉系のガスを用いた反応性イオンエッチが利
用できる。酸化膜に対する選択比は１０以上とれるので
スペーサ５１形成時のゲート酸化膜３や酸化１Ｉ９４１
の膜減りは少ない利点があるし、終点検出も容易である
。第１図＋ｄ）は、Ｓｉスペーサ５１を除去して層間絶
縁膜６を堆積し、コンタクトホールを開孔して金属配Ｍ
３１．３２を行って完成した断面を示しているａ Ｓ
ｒスペーサ５１の除去は、ＣＦ、やＳＦ、などのガスを
使った等法性エッチで行われ、ゲート電極４や多結晶Ｓ
ｉ配線へのＳｉスペーサ５１による寄生容量の付加を除
いている。
化法でフィールド酸化膜（ＳｉＯｌ）２を設け、さらに
ゲート酸化膜（Ｓ ｉｏｔ ）３を形Ｉ′ｌｉ、後、多
結晶Ｓｉでゲート電極４を選択エッチによって作成した
断面であり、通常のＭＯＳ ）ランジスタの製造と同様
である。第１図（ａｌでは、さらにゲート電極４をマス
クにして例えばリンやヒ素などｎ型イオンを注入してｎ
−ソース・ドレイン領域１１゜１２を設けている。第１
囲い）では、ゲート電極４を被覆する酸化膜４１を堆積
した後、再びＳｉ薄膜５として多結晶Ｓｉを全面に堆積
している。酸化膜４１は、ゲート電極４の熱酸化やＣＶ
Ｄで形成され、例えば２００〜１０００人の膜厚をもつ
。Ｓｉ薄膜（多結晶５ｉ）５の抵抗率は問わないが、粒
径は小さいことが望ましく、厚みはスペーサ幅より厚く
、典型的には２０００〜４０００人である。第１図ｔｅ
ｌは、５ｉｆｆｌＦ！！５を異方性エッチしてＳｉスペ
ーサ５１を設け、さらにｎ゛ソースドレイン領域２１．
２２を形成した断面である。異方性エッチは、通常の方
法、例えば四塩化炭素系やＣＦ、 Ｃｆｆ１． （ａ
ｌａは整数〉系のガスを用いた反応性イオンエッチが利
用できる。酸化膜に対する選択比は１０以上とれるので
スペーサ５１形成時のゲート酸化膜３や酸化１Ｉ９４１
の膜減りは少ない利点があるし、終点検出も容易である
。第１図＋ｄ）は、Ｓｉスペーサ５１を除去して層間絶
縁膜６を堆積し、コンタクトホールを開孔して金属配Ｍ
３１．３２を行って完成した断面を示しているａ Ｓ
ｒスペーサ５１の除去は、ＣＦ、やＳＦ、などのガスを
使った等法性エッチで行われ、ゲート電極４や多結晶Ｓ
ｉ配線へのＳｉスペーサ５１による寄生容量の付加を除
いている。
この例では、ｎ−ソース・ドレイン領域１１．１２をゲ
ート電極４の選択エッチ直後に設けているが、勿論酸化
膜４１の堆積の後でも行える。
ート電極４の選択エッチ直後に設けているが、勿論酸化
膜４１の堆積の後でも行える。
以上のように、本発明によれば従来のエツチング技術で
容易に制御性・再現性のよいＬＤＤ−ＭｏＳ２−船釣に
いえばＬＤＤ型絶縁ゲート型トランジスタが製造できる
。主にＮＭＯ３を説明したが、ＰＭＯ３にも応用できる
。また、ゲート電極材料として多結晶Ｓｉの例を示した
が、シリサイドとの２層構造いわゆるポリサイｌ゛にも
ＷやＭ。
容易に制御性・再現性のよいＬＤＤ−ＭｏＳ２−船釣に
いえばＬＤＤ型絶縁ゲート型トランジスタが製造できる
。主にＮＭＯ３を説明したが、ＰＭＯ３にも応用できる
。また、ゲート電極材料として多結晶Ｓｉの例を示した
が、シリサイドとの２層構造いわゆるポリサイｌ゛にも
ＷやＭ。
などの高融点金属やそのソリサイドにも適用できるもの
である。本発明は、１．５μ以下のゲート長さを持つ微
細ＭＯ３）ランジスタとその集積回路の製造に特に有効
である。
である。本発明は、１．５μ以下のゲート長さを持つ微
細ＭＯ３）ランジスタとその集積回路の製造に特に有効
である。
第１図（ａ）〜（ｄ）は、本発明によるＬＤＤ−ＭＯ３
製造方法の製造工程順断面図である。 ・ ｐ −Ｓｉ 基１反 ・フィールド酸化膜 ・ゲート酸化膜 ・ゲート電極 ・Ｓｉ薄膜 １１゜ ２ ソース・ ドレイン領域 ２１、２２・・・ｎ°ソース・ドレイン領域５１・ ・Ｓｉスペーサ 以 上
製造方法の製造工程順断面図である。 ・ ｐ −Ｓｉ 基１反 ・フィールド酸化膜 ・ゲート酸化膜 ・ゲート電極 ・Ｓｉ薄膜 １１゜ ２ ソース・ ドレイン領域 ２１、２２・・・ｎ°ソース・ドレイン領域５１・ ・Ｓｉスペーサ 以 上
Claims (1)
- ＬＤＤ構造を有する絶縁ゲート型トランジスタを形成す
べき一導電型半導体領域上にゲート絶縁膜を堆積後、ゲ
ート電極膜を堆積する第１工程と、前記ゲート電極膜を
選択的にエッチングしてゲート電極を形成し、該電極を
マスクに逆導電型イオンを前記一導電型領域内に注入し
て低不純物密度ソース・ドレイン領域を設ける第２工程
と、少なくとも前記ゲート電極を被覆する絶縁膜を形成
する第３工程と、Ｓｉ薄膜を全面に堆積した後、異方性
エッチを該薄膜に施して前記ゲート電極の側面に沿って
Ｓｉスペーサを設ける第４工程と、前記ゲート電極とＳ
ｉスペーサをマスクにして逆導電型イオンを前記一導電
型領域内に注入して高不純物密度ソース・ドレイン領域
を設ける第５工程と、前記Ｓｉスペーサを除去する第６
工程とから成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17880289A JPH0342842A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17880289A JPH0342842A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342842A true JPH0342842A (ja) | 1991-02-25 |
Family
ID=16054906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17880289A Pending JPH0342842A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705439A (en) * | 1996-04-22 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS |
| KR100303916B1 (ko) * | 1998-12-08 | 2001-11-02 | 김영환 | 플레쉬 메모리 셀의 제조방법 |
-
1989
- 1989-07-10 JP JP17880289A patent/JPH0342842A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705439A (en) * | 1996-04-22 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS |
| KR100303916B1 (ko) * | 1998-12-08 | 2001-11-02 | 김영환 | 플레쉬 메모리 셀의 제조방법 |
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