JPS62154784A

JPS62154784A - 半導体装置

Info

Publication number: JPS62154784A
Application number: JP60292897A
Authority: JP
Inventors: Nobuyoshi Kobayashi; 伸好小林; Naotaka Hashimoto; 直孝橋本; Nobuo Hara; 信夫原; Yoshio Honma; 喜夫本間; Toshiaki Masuhara; 増原　利明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、パターン精度が良い導電層を有する半導体装
置に関する。

〔発明の背景〕

周知のように、高集積化された半導体装置においては、
半導体基板の表面領域内に形成された不純物ドープ領域
の深さは浅く（例えばメガビット級のＭＯＳメモリでは
、０．２〜０．３Ｉ血）、不純物ド−プ領域の抵抗の増
加が重大な問題となっている。

このような浅い不純物ドープ領域の抵抗を低くするため
に、Ｓｉからなる不純物ドープ領域と遷移金属膜とのシ
リサイド反応を利用してこの不純物ドープ領域と自己整
合的にシリサイド層を形成することが広く検討されてき
た。この技術は１例えば特開昭５７−２０４１７１号に
開示されている。この方法では、まず、Ｓｉ基板の表面
の、選択的に形成された５ｉｎ２膜等の索子分離用絶縁
膜および不純物ドープ領域の上に、遷移金属膜を形成す
る。次に、熱処理を行なってＳｉからなる不純物ドープ
領域と遷移金属膜とをシリサイド反応させ、前記不純物
ドープ領域と自己整合的にシリサイド層を形成する。不
純物ドープ領域との自己整合プロセスは、マスクアライ
メントが不要であるため、サブミクロン・デバイスの作
製には極めて有利である。

しかしながら、このような方法により形成されたシリサ
イド層とＳｉ層との界面は、不純物ドープ領域内に入り
込むため、浅い不純物ドープ領域においては、不純物ド
ープ領域とＳｉＪ＆板間の接合特性が悪くなるという問
題がある。また、上記シリサイド反応は、不純物ドープ
領域の表面に存在する薄い自然酸化膜（Ｓｉｎ、膜）の
影響を受は易く、均一な組成と膜厚のシリサイド膜を得
るのは難しい。さらに、シリサイド反応する際には、Ｓ
Ｌが金属膜中に侵入して金属シリサイド膜が形成される
ため、Ｓｉが不純物ドープ領域上に形成した金属膜とマ
スクであるＳ　ｉ　Ｏ、ｌｌ’Ｊとの境界を通ってｓ　
ｉ　Ｏｚ　膜上にはい上がり、その結果、不純物ドープ
領域上のシリサイド膜に連続してＳｉＯ□ＩＩＩ上にも
シリサイド膜が形成されるブリッジングが起り易いとい
う問題もある。

これらの問題点を解決するためのシリサイド層の形成技
術が、特開昭５８−４９２４号に示されている。

この方法では、まず、Ｓｉ基板表面の、選択的に形成さ
れた素子分離用ＳＬＯ□膜以外膜下外物ドープ領域上に
１選択ＣＶＤ法を用いてＳｉ膜を選択的に成長させた後
、その上に遷移金属膜を形成し、熱処理によるＳｉ膜と
遷移金７に膜とのシリサイド反応を利用してシリサイド
膜を不純物ドープ領域上のＳｉ膜と自己整合的に形成す
る。しかし１選択ＣＶＤ法を用いた上記Ｓｉ膜の選択成
長においては、Ｓｉ膜とＳｉＯ□膜との選択性を得るの
が極めて困難な上、Ｓｉ膜中への不純物ドープ技術が難
しく、シたがって生産コストが高いという問題がある。

また、選択ＣＶＤ法によって、Ｓｉからなる不純物ドー
プ領域上にのみ、Ｗなどの金属膜を被着する技術も検討
されているが、Ｓｉ層とＳｉｏ、膜との十分な選択性を
得るのが困難であると共に、ＳｉＯ□膜下にＷが入り込
む（エンクローチメント）といった問題もある。

一方、不純物ドープ領域を含む半導体基板表面にシリサ
イド膜あるいは金ａ膜を堆積した後、通常のホトリソグ
ラフィーおよびエツチング技術を用いて不純物ドープ領
域上にのみシリサイド膜あるいは金属膜をパターニング
して電極を形成する技術においては、上記のような問題
が除去された安定な電極配線を提供する。しかし、この
方法では、通常最小加工寸法となるゲート部におけるマ
スクアラインメントを必要とするため、高集積化するの
は困難である。

〔発明の目的〕

本発明の目的は、上記の従来技術の問題点を除去し、不
純物ドープ領域の低抵抗化用、引き出し電極用あるいは
配線用の導電膜のパターン精度が良く、素子の高集積化
に極めて有効な半導体装置を提供することにある。

〔発明の概要〕

本発明は、上記の従来技術のそれぞれの利点を合せ持つ
もので、本発明の半導体装置は、半導体基板の表面領域
内に所望の間隔を介して形成された上記半導体基板とは
逆の導電型を有する不純物ドープ領域と、該不純物ドー
プ領域間の上記半導体基板上に絶縁膜を介して形成され
たゲート電極と、上記不純物ドープ領域の外側に設けた
索子分離用絶縁膜と、上記ゲート′？１１極の両側面近
傍からそれぞれ上記不純物ドープ領域上を介して上記素
子分離用絶縁膜上に延伸する導電層を少なくとも有し、
かつ上記導電層と上記ゲート電極の側面のそれぞれの間
隔が等しいことを特徴とする。

〔発明の実施例〕

第１図（ａ）〜（ｈ）に１本発明の第１の実施例のＭＯ
ＳＦＥＴの製造工程を示す。まず、第１図（ａ）に示す
ように、Ｐ型（又はＮ型）のシリコン単結晶基板１表面
の、素子分離領域にフィールドシリコン酸化膜２′を形
成した後、素子形成領域に厚さ２０ｎｍのゲートシリコ
ン酸化膜２を形成し、次に、その上にゲート電極形成用
として厚さ３５０ｒｏｎの多結晶シリコン膜３をＣＶＤ
法を用いて形成する。その後、Ｐ　０ＣＩ１．　＋　Ｎ
、　＋０２の混合ガス雰囲気中、８７５℃で、３０分加
熱して、多結晶シリコン膜３中にＰを１０２　Ｄ　Ｃｍ
−３程度添加する。ゲート電極材料としては、多結晶シ
リコンの他に、シリサイド、シリサイドと多結晶シリコ
ンとの２層膜あるいは遷移金属などを用いても良い。さ
らに、りんガラス（Ｐ　Ｓ　Ｇ）膜４をＣＶＤ法により
厚さ４００ｎｍ被着した。

次いで、同図（ｂ）に示すように、多結晶シリコン膜３
、ｐ　ｓ　ａ　ＩＩ臭４をマスクを用いた反応性イオン
エツチング法によりゲート電極のパターンに加工した後
、ゲート電極をマスクとしてイオン打込み法により不純
物導入を行ない、さらにＮ２雰囲気中、９００℃で、３
０分程度の加熱を行なうことにより、ソース領域および
ドレイン領域５を形成した。ソース、ドレイン形成用の
イオン種としては、シリコン基板１がＰ型の場合は、Ａ
ｓ、Ｐを用いてＮ型の高濃度不純物ドープ領域を形成し
、Ｎ型の場合はＢを用いてＰ型の高濃度不純物ドープ領
域を形成する。

次いで、同図（ｃ）に示すように、ＰＳＧ膜４′をＣＶ
Ｄ法により厚さ２００ｎ■被着した。

次に、全面を反応性イオンエツチングすることにより、
同図（ｄ）に示すように、ゲート電極である多結晶シリ
コン膜３およびＰＳＧ膜４の側壁部にＰＳＧ膜４′を残
して、他のＰＳＧ膜４′を除去する。その後、側壁部に
ＰＳＧ膜４・′を有するこの多結晶シリコン膜３および
ＰＳＧ膜４をマスクとしてイオン打込み法によって不純
物導入を行ない、さらにＮ２雰囲気中、９５０℃で、３
０分程度の加熱を行なって、先のソース、ドレイン領域
５と一部重なる形で、新たなソース、ドレイン領域５′
を形成する。イオン種は、前と同様にシリコン基板１が
Ｐ型の場合はＡｓ、Ｐであり、Ｎ型の場合はＢを用いる
。また、このソース、ドレイン領域５′は、後で形成す
るタングステンシリサイド膜をソース、ドレイン領域上
に形成した後、該シリサイド膜中へのイオン打込みおよ
び加熱により形成してもよい。このようなソース、ドレ
インを二重に形成した構造は、高耐圧用ＬＤＤ（Ｌｉｇ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造として広く知
られている。

次いで、ＨＦ水溶液で不純物ドープ領域上のＳ　ｉＯ，
膜２′を除去した後、同図（ｅ）に示すように、タング
ステンシリサイド膜６をＣＶＤ法により厚さ１００ｎ１
１１全面に被着する。タングステンシリサイドの他に、
モリブデンシリサイド、タンタルシリサイド、Ｍｏ、Ｗ
、Ｔｉ、Ｔａなどが同様に用いられる。なお、タングス
テンシリサイドｌｌｌ６′とＰＳＧ膜４と多結晶シリコ
ン膜３との合計膜厚が、周辺の段差に比べて大きいこと
が後のエツチング構成にとって望ましい。その後、平坦
な表面を得るためにポリイミド系樹脂（たとえばＰＩＱ
）膜７を全面に塗布する。この表面平坦化に用いる膜と
しては、不純物ドープ領域上を被着する膜（本実施例で
はタングステンシリサイド膜６）とエツチング特性が近
いものが望ましく、他にホトレジスト膜、プラズマ・シ
リコン酸化膜などが利用できる。

次に、全面をイオンエツチングによってエツチングして
、グート？１ｉ極上のタングステンシリサイド膜６′が
除かれるまで加工する。このようにして、タングステン
シリサイド膜６と、ゲート電極３の側面のそれぞれの間
隔を等しくすることができる（同図（ｆ））。

次いで、残ったポリイミド系樹脂膜７′を、０２プラズ
マ等により除去した後、同図＜ｇ）に示すように、通常
のホトリソグラフィー技術を用いてパターン化したホト
−ジス１〜膜８を形成し、タンゲステンシリサイド膜６
の不要部分を除去する。

次いで、ホトレジスト膜８を除去した後、同図（ｈ）に
示すように、ＰＳＧ膜４″′を厚さ５００１ＣＶＤ法に
より被着した後、Ｎｚ１ｊ囲気中で、９５０”Ｃ，３０
分の加熱によりＰＳＧ膜４″′の高密度化を行ない、通
常のホトリソグラフィー技術を用いてＰＳＧ膜４″′に
接続口を開けた後、アルミニウム配線９を形成する。そ
の後、ＭＯＳＦＥＴの各層の界面特性およびアルミニウ
ム配線のカバレジを改善するために、Ｎ２雰囲気中で、
４５０℃、３０分の加熱を行なった。このようにして作
製したＭＯＳＦＥＴのデバイス特性を調べたところ、高
耐圧特性、不純物ドープ領域の低抵抗特性（く５Ω／口
）、および良好なしきい値電圧特性を示した。

第２図（ａ）〜（ｃ）に、本発明の第２の実施例のＭＯ
ＳＦＥＴの製造工程を示す。第２図（ａ）は、第１の実
施例と同様のプロセスを経て、ソース、ドレイン領域５
を形成した後、ゲート電極側壁部にＰＳＧ膜４“を残し
たものである。

その後、ソース、ドレイン領域５上のＳｕｎ、膜２′を
除去した後、同図（ｂ）に示すように、多結晶シリコン
膜３′、タングステンシリサイド膜６″をそれぞれ厚さ
１５０ｎｍ、２００ｎｍ堆積する。その後、全面にイオ
ン打込みを行なって不純物をドープし、Ｎ２雰囲気中、
９５０℃で、３０分程度加熱して、上記ソース、ドレイ
ン領域５と一部重なる形で、新たなソース、ドレイン領
域５′を形成する。イオン種は、第１の実施例と同様に
、シリコン結晶基板１がＰ型の場合は、ＡｓまたはＰ、
Ｎ型の場合はＢを用いる。

次に、第１の実施例と同様に１表面を平坦に形成したＰ
ＩＱ膜の全面エツチング法を利用して（第１図（ｅ）、
（ｆ）参照。）、タングステンシリサイド膜６′／多結
晶シリコン膜３′の２層構造の一重層と、ゲート電１４
３の側面のそれぞれの間隔を等しくし、また該導電層の
不要部分を通常のリソグラフィー枯術により除去して所
望の形状の電極配線を形成し、次いで、ＰＳＧ膜４″を
被着して接続口を開けた後、アルミニウム配線９′を形
成してＭＯＳＦＥＴを作製した。本実施例のように、不
純物ドープ領域上にシリサイド膜１層だけでなく、シリ
サイド／多結晶シリコンの２層構造等の多層電極も形成
することができる。

この多層構造を用いれば１表面の平坦化に有利なだけで
なく、多結晶シリコン膜３′にドープする不純物濃度を
変化させることで、不純物ドープ領域の抵抗を調節する
ことができる。本実施例においても第１の実施例と同様
に良好なデバイス特性が得られた。

第３図（ａ）〜（ｆ）に、本発明の第３の実施例のＭＯ
ＳＦＥＴの製造工程を示す。まず、抵抗率ｌＯΩ・ｃｍ
のＰ型シリコン単結晶基板２１の表面の素子分離領域に
フィールド酸化膜２２′を形成した後、素子形成領域に
厚さ１５ｒ＋ｎ＋のゲートシリコン酸化膜２２を形成し
、その上に厚さ３００ｎｍの多結晶シリコン膜２３、厚
さ２００ｎｍのモリブデンシリサイド＋＋ｑ３゜をＣＶ
Ｄ法により堆積し、さらにポリイミド系樹脂１１Ｑ２７
を厚さ５ＱＯｎｍ塗布した後、Ｓ　ＯＧ　（ＳｐｉｎＯ
ｎ　Ｇｌａｓｓ）膜３１を厚さ２００ｎｍ塗布する（第
３図（ａ））。この場合ＳＯＧ膜３１、ポリイミド系樹
脂膜２７、モリブデンシリサイド１ｌＱ３０、多結晶シ
リコン膜２３の合計膜厚が１周辺部の表面段差のほぼ１
７３以上であることが、後のリフトオフ工程を行なう上
で望ましい。

次いで、同図（ｂ）に示すように、ＳＯＧ膜３１を通常
のホトリソグラフィーおよびドライエツチング技術を用
いて、所望のゲート電極の形状に加工した後、ＳＯＧ膜
３１をマスクとして、ポリイミド系樹脂膜２７、モリブ
デンシリサイド膜３０、多結晶シリコン膜ｚ３をドライ
エツチング法によってゲート電極の形状に加工する。こ
の場合、通常Ｓ。

Ｇ　Ｉ戻３１の下にアンダーカットが生ずる。

次いで、ＨＦ水溶液によってゲート電極の両側のＳｉ○
２膜２２膜製２′した後、同図（ｃ）に示すように、電
子線蒸着法のように一方向性を有する蒸着法によってチ
タンシリサイド膜３２．３２’をＥＴ−さＬＯＯｎｍ被
着する。この場合、主としてＳＯａ膜３膜下１下ンダー
カットによって、チタンシリサイドＩＩ！Ｊ　３２．３
２′は、ゲート電極側面において段切れが生ずる。

次いで、０□プラズマによるアッシャ処理、あるいはヒ
ドラジン溶液によるポリイミド系樹脂膜２７のエツチン
グを行なうことにより、モリブデンシリサイド膜３０上
のポリイミド１ｐＪ２７、ＳＯＧ膜３１およびチタンシ
リサイド膜３２′の３Ｊｉ９Ｊ膜を取り去る（同図（ｄ
））、その結果、チタンシリサイド膜３２と、ゲート電
極２３の側面のそれぞれの間隔を等しくすることができ
た。

次いで、同図（ｅ）に示すように、通常のホトリソグラ
フィーおよびドライエツチング技術によって、チタンシ
リサイド膜３２の不要部分を除去し。

所望の電極形状にする。この後、モリブデンシリサイド
膜３０／多結晶シリコン膜２３からなるゲート電極をマ
スクにして、Ａｓイオンを１２５ｋｅＶ、■×１０”ｃ
ｍ−ｉのイオン打込み条件でドープした後、Ｎ２雰囲気
中、９５０℃で、３０分間加熱し、ソースおよびドレイ
ン領域２５を形成する。

次いで、同図（ｆ）に示すように、りんガラス（ＰＳＧ
）膜２４をＣＶＤ法により厚さ４００ｎｍ被着した後、
Ｎ２雰囲気中、９００℃で、３０分加熱し、ｐｓＧ膜２
４の高密度化を行なった後、通常のホトリソグラフィー
およびドライエツチング技術を用いてＰＳＧ膜２４に接
続口を開けた後、アルミニウム配線２９を形成する。本
実施例では、図示のごとく、チタンシリサイド膜３２へ
の接続口は、不純物ドープ領域２５上およびフィールド
酸化膜２２′上に形成した。その後１Ｍ０８ＦＥＴの各
層の界面特性およびアルミニウム配線２９のカバレジを
改善するためにＨ２雰囲気中、４５０℃で、３０分の加
熱を行なった。このようにして作製したＭＯＳＦＥＴに
おいても、第１の実施例と同様に、良好なデバイス特性
が得られた。

第４図（ａ）〜（ｅ）に、本発明の第４の実施例の相補
型ＭＯ３（０ＭＯ８）ＦＥＴの製造工程を示す。まず、
抵抗率１０Ω・ｃＩｌのＮ型シリコン単結晶基板４１中
に全面にわたって、Ｐ（りん）を１２５ｋｅＶ、１．８
　Ｘ　１０１０１３ａ”の条件でイオン打込みした後、
通常のＣＭＯ３ＩＢ２造工程で行なわれるように、ホト
レジスト等をマスクとして用い、ＢＦ２イオンを打込ん
だ後加熱して、Ｎ型基板４１中にＰ型のウェル５３を形
成する。その後、フィールド酸化膜４２′、ゲート酸化
膜４２を形成する（第４図（ａ　））。

次いで、タングステンを用いて形成したゲート電極５４
を利用して第１の実施例に示した手順と同様にして、Ｐ
型ウェル５３、Ｎ型基板４１上にそれぞれＭＯＳＦＥＴ
を作製する。　４４．４４’は、ＬＤＤ構造を形成する
のに用いたりんガラス膜、４５．４５′はＰ型ウェル５
３中に形成したＮ型ソース、ドレイン層、４５１．４５
”はＮ型基板４１中に形成したＰ型ソース、ドレイン層
である。なお、ソース。

ドレイン層４５．４５′、４５’　、４５”’の深さは
、０．１〜０．２−である（同図（ｂ））。

次いで、同図（ｃ）に示すように、チタンシリサイド膜
５２を厚さ１００ｎ＋＋＋、スパッタ蒸着した後。

平坦な表面を得るためにホトレジス１へ膜４８を被着す
る。

次いで、全面をスパッタエツチングして、ゲート電極５
４上部のチタンシリサイド膜５２′を取り去り、チタン
シリサイド膜５２と、ゲート電極５４の側面のそれぞれ
の間隔を等しくした（同図（ｄ））。

次いで、ホトレジスト膜４８を０２アツシヤで取り去っ
た後、同図（ｅ）に示すように、チタンシリサイド膜５
２の不要部分を通常のホトリソグラフィーおよびドライ
エツチング技術を用いて除去し、所望の電極形状を得る
。この際、例えば本実施例のように、Ｐ型ウェル５３中
に形成したＮチャネルＭＯ８のソース、ドレイン層４５
．４５′とＮ型基板４１中に形成されたＰチャネルＭＯ
８のソース、ドレイン層４５’　、４５”’とはチタン
シリサイド膜５２″配線によって連結できる。このよう
な配線技術は、ＣＭＯＳを用いたフリップフロップメモ
リ構造にとって必須であり１本実施例を用いれば不純物
ドープ領域どうしの連結配線は極めて容易に実現するこ
とができ、メモリの高集積化に多大の寄与を与える。そ
の後、りんガラス膜４４′で覆い、通常のホトリソグラ
フィーおよびドライエツチング技術を用いてりんガラス
膜４４′に接続口を形成し、アルミニウム配線４９を形
成する。本実施例においても、第１の実施例と同様に良
好なデバイス特性が得られた。

〔発明の効果〕

以上説明したように１本発明は、ゲート電極の両側面近
傍からそれぞれ不純物ドープ領域上を介して素子分離用
絶縁膜上に延伸する感電層と、通常最小加工寸法で形成
されるゲート電極の側面のそれぞれの間隔を等しい半導
体装置を提供することができる。また１本発明では低抵
抗の導電膜を不純物ドープ領域上に堆積できるので、従
来技術のように、不純物ドープ領域内にシリサイド界面
が入り込むこともなく、浅い不純物ドープ領域にとって
有利である。また、本発明は、通常の半導体製造装置を
用いて容易に実現できるため、経済性、製造の効率の上
からも優れている。さらに、比較的マスクアラインメン
トの余地があるゲート部以外では、通常のホトリソグラ
フィー技術を用いて所望の形状に、電極配線を形成する
ことかで−き、Ｃ−ＭＯＳメモリにおいては、不純物ド
ープ領域を容易に配線で連結することができ、高集積化
に有利なだけでなく、設計上の自由度が増大する。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）、第２図（ａ）〜（ｃ）、第３図
（ａ）〜（ｆ）、第４図（ａ）〜（ｅ）はそれぞれ本発
明の第１〜第４の実施例を示す工程断面図である。１．２１．４１・・・シリコン単結晶基板２．２２．４
２・・・ゲートシリコン酸化１漠２′、２２′、４２′
・・・フィールドシリコン酸化膜３．３′、２３・・・
多結晶シリコン膜４．４′、４’　、　４”’、　２４
．４４．４４′・・・りんガラス（ＰＳＧ）膜５．５′、２５．４５．４５’、　４５’　、　４５”
’・・・ソース、ドレイン領域６．６′、６１・・・タングステンシリサイド膜７．７
’、２７・・・ポリイミド系樹脂膜８．４８・・・ホト
レジスト膜９．９′、２３．４９・・・アルミニウム配線３０・・
・モリブデンシリサイド膜３１・・・ＳＯＧ膜３２、３２’、５２．５２′、５２′・・・チタンシリ
サイド膜１３・・・Ｐ型ウェル１４・・・タングステン膜代理人弁理士　　中　村　純之助矛２図１Ｆ３　図ｆ３図、ｚｔ　　　　　　　２ｂ

Claims

【特許請求の範囲】

（１）半導体基板の表面領域内に所望の間隔を介して形
成された上記半導体基板とは逆の導電型を有する不純物
ドープ領域と、該不純物ドープ領域間の上記半導体基板
上に絶縁膜を介して形成されたゲート電極と、上記不純
物ドープ領域の外側に設けた素子分離用絶縁膜と、上記
ゲート電極の両側面近傍からそれぞれ上記不純物ドープ
領域上を介して上記素子分離用絶縁膜上に延伸する導電
層を少なくとも有し、かつ上記導電層と上記ゲート電極
の側面のそれぞれの間隔が等しいことを特徴とする半導
体装置。
（２）上記導電層が、金属膜、金属シリサイド膜、金属
膜／多結晶シリコン膜、金属シリサイド膜／多結晶シリ
コン膜、ＴｉＮ膜、ＴｉＮ膜／多結晶シリコン膜、ある
いはこれらの膜を交互に積層させた重ね膜であることを
特徴とする特許請求の範囲第１項記載の半導体装置。
（３）上記金属膜が、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃ
ｏ、Ｎｉ、Ｐｄ、Ｐｔ、あるいはこれらの金属の合金か
らなることを特徴とする特許請求範囲第２項記載の半導
体装置。
（４）上記シリサイド膜が、タングステンシリサイド、
モリブデンシリサイド、チタンシリサイド、タンタルシ
リサイド、コバルトシリサイド、ニッケルシリサイド、
白金シリサイド、あるいはパラジウムシリサイドからな
ることを特徴とする特許請求範囲第２項記載の半導体装
置。