JPS616867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は、半導体装置の製造方法に関するものであシ、
具体的には極めて小形の電界効果形トランジスタを有す
る半導体装置の製造方法に関するものである。
具体的には極めて小形の電界効果形トランジスタを有す
る半導体装置の製造方法に関するものである。
従来の技術
従来、小形の電界効果形トランジスタを有する半導体装
置の製造方法としては、ゲート電極として多結晶シリコ
ンあるいは高融点金属音用いたセルファライン・ゲート
方式が使われている。第１図（ａ）〜Φ）にその製造工
程を示す。図において、まず、例えばＰ形シリコンから
なる半導体基板１を用意する（第１図（ａ））。この半
導体基板の一方の面に、例えば二酸化シリコンからなる
比較的厚い絶縁層２を形成する。これにより、半導体基
板１に島状パターンを有する半導体素子形成領域３が形
成され、次にこの表面に例えば二酸化シリコンからなる
比較的薄い絶縁層４を形成する。次いで、絶縁層４上に
絶縁層２上まで延在するストライプパターンを有する例
えば多結晶シリコンからなる導電性層５を、これによっ
て半導体素子形成領域３を二分するように形成する（図
１ （ｄ） ）。次に、絶縁層２および導電性層５をマ
スクとして半導体素子形成領域３とは逆のｎ形を与える
不純物のイオン打込み処理を行ない、半導体素子形成領
域３の表面側にｎ形半導体領域６および７を形成する（
図１ （ｅ） ）。その後、絶縁層２および４の領域上
に導電性層５を被う、例えばリンガラスからなる熱溶融
性ガラス材の熱溶融によって得られる表面の滑らかな絶
縁層８を形成する（図１ （ｆ） ）。次にこの絶縁層
８に、導電性層５および半導体領域６゜７を露出させる
窓９、および１０ 、１１を形成する（図１轄））。そ
の後、窓９．１０．１１を通じて、導電層５、半導体領
域６，７にそれぞれオーミックに連結する導電性層１２
、１３ 、１４を絶縁層８上に形成することにより、
目的とする電界効果形トランジスタが得られる（■１
（ｈ） ）。すなわち、絶縁層２が素子間分離用絶縁層
、半導体領域６，７がソース・ドレイン、半導体素子形
成領域３の半導体領域６および７間の領域１５がチ・ヤ
ネル形成領域、絶縁層４の導電性層５下の領域がゲート
絶縁層、導電性層６がゲート用電極、導電性層Ｌｉ！
、 １３ 、１４がそれぞれゲート用配線、ソース用電
極ないし配線層、ドレイン用電極ないし配線層、絶縁層
８が眉間分離用絶縁層である。以上の製造方法では、ソ
ース。
置の製造方法としては、ゲート電極として多結晶シリコ
ンあるいは高融点金属音用いたセルファライン・ゲート
方式が使われている。第１図（ａ）〜Φ）にその製造工
程を示す。図において、まず、例えばＰ形シリコンから
なる半導体基板１を用意する（第１図（ａ））。この半
導体基板の一方の面に、例えば二酸化シリコンからなる
比較的厚い絶縁層２を形成する。これにより、半導体基
板１に島状パターンを有する半導体素子形成領域３が形
成され、次にこの表面に例えば二酸化シリコンからなる
比較的薄い絶縁層４を形成する。次いで、絶縁層４上に
絶縁層２上まで延在するストライプパターンを有する例
えば多結晶シリコンからなる導電性層５を、これによっ
て半導体素子形成領域３を二分するように形成する（図
１ （ｄ） ）。次に、絶縁層２および導電性層５をマ
スクとして半導体素子形成領域３とは逆のｎ形を与える
不純物のイオン打込み処理を行ない、半導体素子形成領
域３の表面側にｎ形半導体領域６および７を形成する（
図１ （ｅ） ）。その後、絶縁層２および４の領域上
に導電性層５を被う、例えばリンガラスからなる熱溶融
性ガラス材の熱溶融によって得られる表面の滑らかな絶
縁層８を形成する（図１ （ｆ） ）。次にこの絶縁層
８に、導電性層５および半導体領域６゜７を露出させる
窓９、および１０ 、１１を形成する（図１轄））。そ
の後、窓９．１０．１１を通じて、導電層５、半導体領
域６，７にそれぞれオーミックに連結する導電性層１２
、１３ 、１４を絶縁層８上に形成することにより、
目的とする電界効果形トランジスタが得られる（■１
（ｈ） ）。すなわち、絶縁層２が素子間分離用絶縁層
、半導体領域６，７がソース・ドレイン、半導体素子形
成領域３の半導体領域６および７間の領域１５がチ・ヤ
ネル形成領域、絶縁層４の導電性層５下の領域がゲート
絶縁層、導電性層６がゲート用電極、導電性層Ｌｉ！
、 １３ 、１４がそれぞれゲート用配線、ソース用電
極ないし配線層、ドレイン用電極ないし配線層、絶縁層
８が眉間分離用絶縁層である。以上の製造方法では、ソ
ース。
ドレインとしての半導体領域６，７が、導電性層５をマ
スクとするイオン打込みにより、セルファライン式に得
られ、マスク合せ余裕を考える必要がないという利点を
有し、′また層間分離用絶縁層８が滑らかな表面形状を
有するため、その上を通る各種配線が歩留シ良く得られ
、電界効果形トランジスタの小型化、高密度化に適して
いる。
スクとするイオン打込みにより、セルファライン式に得
られ、マスク合せ余裕を考える必要がないという利点を
有し、′また層間分離用絶縁層８が滑らかな表面形状を
有するため、その上を通る各種配線が歩留シ良く得られ
、電界効果形トランジスタの小型化、高密度化に適して
いる。
しかし、きわめて小形の電界効果形トランジスタでかつ
高速な半導体装置を得ようとすると、上述の工程では次
のような問題点があり、小形化、高速化には自ら限界が
あった。表面形状の滑らかな層間分離用絶縁層８を形成
するために熱溶融性ガラスを溶融するための１０００℃
前後の熱処理が必要である。きわめて小形の電界効果形
トランジスタを形成する場合、ソースおよびドレインの
深さを浅く制御する必要があるが、１０００℃前後の高
温熱処理を施すと、本純物が拡散し、ソース・ドレイン
の領域が広がってしまうという問題がある。また層間分
離用絶縁層８に開けた窓９，１０．１１を通して、その
下の領域とオーミックに連結するためには、層間分離用
絶縁層８の厚さ以上の厚い導電層が必要となる。配線の
寄生容量を減少させるためには、層間分離用絶縁層８の
厚さが厚いはど艮いので、導電層の厚さも厚くなり、ま
た、窓９，１０゜１１を通して導電層を埋め込むことも
難かしくなるという問題があった。
高速な半導体装置を得ようとすると、上述の工程では次
のような問題点があり、小形化、高速化には自ら限界が
あった。表面形状の滑らかな層間分離用絶縁層８を形成
するために熱溶融性ガラスを溶融するための１０００℃
前後の熱処理が必要である。きわめて小形の電界効果形
トランジスタを形成する場合、ソースおよびドレインの
深さを浅く制御する必要があるが、１０００℃前後の高
温熱処理を施すと、本純物が拡散し、ソース・ドレイン
の領域が広がってしまうという問題がある。また層間分
離用絶縁層８に開けた窓９，１０．１１を通して、その
下の領域とオーミックに連結するためには、層間分離用
絶縁層８の厚さ以上の厚い導電層が必要となる。配線の
寄生容量を減少させるためには、層間分離用絶縁層８の
厚さが厚いはど艮いので、導電層の厚さも厚くなり、ま
た、窓９，１０゜１１を通して導電層を埋め込むことも
難かしくなるという問題があった。
発明の目的
本発明はこれらの欠点を解決する新規な発明であって、
その目的は、セルファライン工程を用いたまま、層間分
離用絶縁層として高温熱処理による熱溶融性ガラスを用
いることなく低温熱処理による工程を可能とした製造方
法を提供することである。
その目的は、セルファライン工程を用いたまま、層間分
離用絶縁層として高温熱処理による熱溶融性ガラスを用
いることなく低温熱処理による工程を可能とした製造方
法を提供することである。
本発明の他の目的は、眉間分離用絶縁層に開けた配線用
の窓を、層間分離用絶縁層の厚さ以下の導電層で埋め込
み、平坦な配線面を得る製造方法を提供するにある。以
下実施例を用いて本発明の詳細な説明する。
の窓を、層間分離用絶縁層の厚さ以下の導電層で埋め込
み、平坦な配線面を得る製造方法を提供するにある。以
下実施例を用いて本発明の詳細な説明する。
実施例の説明
第２図（ａ）〜（ｋ）は本発明の一実施例を示す工程断
面図である。まず、第１図において説明したと同様に、
例えば二酸化シリコンからなる比較的厚い絶縁層で囲ま
れた島状パターンを有する半導体素子形成領域３を形成
し、さらにその表面に例えば二酸化シリコンからなる比
較的薄い絶縁層４を形成する（図２ （ａ） ）。次に
絶縁層４および２の上にＣＶＤ法あるいは蒸着法等によ
ってＳｔ層（多結晶シリコンあるいはアモルファスシリ
コン等）２１ｉ形成し、次いでその上に例えばモリブデ
ン２２ヲ堆積し、さらにその上にフォトレジスト２３を
塗布し、公知のフォトリングラフィおよびエツチングに
より側面の急峻なストライプ状パターンを有して、絶縁
層２上に延在する積層体を形成する。この２２゜２３の
層は後に図２（ｄ）で示すようにリフトオフのステンシ
ル層となる。ここで、モリブデンからなる層２２は、イ
オン打込みをする際のマスクにもなるので、密度が高く
急峻な側面形状が得られ選択的に除去できる材料が良く
、他にタングステン等を用いても良い。また、上述のイ
オン打込みのマスクおよびリフトオフのステンシルのい
ずれの役割もフォトレジスト層ｎで充分な場合には、モ
リブデンからなる層２２は無くても良い。次にステンシ
ル層２２ 、２３と８４層２１をマスクとして領域３と
は逆の導電形を与える不純物のイオン打込みを行い、後
に不純物の活性化を行い、この例ではＮ型の半導体領域
６および７となる半導体領域６′および７′を形成する
（図（Ｃ））。次に、絶縁物を試料表面に対して垂直な
方向に方向性を持たせて堆積させることのできる、例え
ば公知のＥＣＲ形プラズマ堆積法により、例えば二酸化
シリコンよりなる絶縁層２４ヲ堆積させる。このとき、
ステンシル層２２ 、２３の上にも絶縁層が堆積される
が、絶縁層冴の厚さがＳｔ層２１とステンシル層２２
、２３を合わせた高さより充分薄ければ、ステンシル層
の側面が急峻で、堆積法の方向性が大きいことから、ス
テンシル層の側面には、絶縁膜層は形成されない（図２
（ｄ））。
面図である。まず、第１図において説明したと同様に、
例えば二酸化シリコンからなる比較的厚い絶縁層で囲ま
れた島状パターンを有する半導体素子形成領域３を形成
し、さらにその表面に例えば二酸化シリコンからなる比
較的薄い絶縁層４を形成する（図２ （ａ） ）。次に
絶縁層４および２の上にＣＶＤ法あるいは蒸着法等によ
ってＳｔ層（多結晶シリコンあるいはアモルファスシリ
コン等）２１ｉ形成し、次いでその上に例えばモリブデ
ン２２ヲ堆積し、さらにその上にフォトレジスト２３を
塗布し、公知のフォトリングラフィおよびエツチングに
より側面の急峻なストライプ状パターンを有して、絶縁
層２上に延在する積層体を形成する。この２２゜２３の
層は後に図２（ｄ）で示すようにリフトオフのステンシ
ル層となる。ここで、モリブデンからなる層２２は、イ
オン打込みをする際のマスクにもなるので、密度が高く
急峻な側面形状が得られ選択的に除去できる材料が良く
、他にタングステン等を用いても良い。また、上述のイ
オン打込みのマスクおよびリフトオフのステンシルのい
ずれの役割もフォトレジスト層ｎで充分な場合には、モ
リブデンからなる層２２は無くても良い。次にステンシ
ル層２２ 、２３と８４層２１をマスクとして領域３と
は逆の導電形を与える不純物のイオン打込みを行い、後
に不純物の活性化を行い、この例ではＮ型の半導体領域
６および７となる半導体領域６′および７′を形成する
（図（Ｃ））。次に、絶縁物を試料表面に対して垂直な
方向に方向性を持たせて堆積させることのできる、例え
ば公知のＥＣＲ形プラズマ堆積法により、例えば二酸化
シリコンよりなる絶縁層２４ヲ堆積させる。このとき、
ステンシル層２２ 、２３の上にも絶縁層が堆積される
が、絶縁層冴の厚さがＳｔ層２１とステンシル層２２
、２３を合わせた高さより充分薄ければ、ステンシル層
の側面が急峻で、堆積法の方向性が大きいことから、ス
テンシル層の側面には、絶縁膜層は形成されない（図２
（ｄ））。
次いで、例えば、硫酸と、過酸化水素水との混合液から
なるステンシル層２２ 、２３を溶解させる液により、
ステンシル層を除去する。その際、ステンシル層上の絶
縁層２４′はリフトオフされる。次いで、半導体領域６
′および７′のイオン打込みされた不純物を活性化する
ため９００℃以上の熱処理を行い、Ｎ型半導体領域６お
上び７を形成する（図２（ｅ））。
なるステンシル層２２ 、２３を溶解させる液により、
ステンシル層を除去する。その際、ステンシル層上の絶
縁層２４′はリフトオフされる。次いで、半導体領域６
′および７′のイオン打込みされた不純物を活性化する
ため９００℃以上の熱処理を行い、Ｎ型半導体領域６お
上び７を形成する（図２（ｅ））。
次いで、８４層２１と絶縁層２４′の上に、後に熱処理
を施すことによって２１のＳｉと反応して金属シリサイ
ドを形成する金属部、例えばＰｔ、 Ｐｄ、 Ｍｏ、
Ｗ、 Ｔａ。
を施すことによって２１のＳｉと反応して金属シリサイ
ドを形成する金属部、例えばＰｔ、 Ｐｄ、 Ｍｏ、
Ｗ、 Ｔａ。
ＴｉあるいはＮｉ等を、蒸着法あるいはスノくツタ法等
によって堆積する（図２ （ｆ） ）。次いで、金属２
５と５ｉ２１がシリサイドを形成する温度以上の温度で
熱処理し、金属シリサイド層２６を得る。このとき、金
属とＳｔが反応して、絶縁層２４と同じ程度の厚さとな
る様にＳｔ層２１および絶縁層２４の膜厚を調節してお
く（図２ （ｇ） ）。もちろん、熱処理温度および時
間を制御し、絶縁膜４上に８１層を薄く残すことも可能
である。次に未反応の金属２５を酸で除去することによ
って、ゲート電極２６の段差を平坦化した構造が得られ
る（図２ （ｈ） ）。したがって、次の工程として、
層間絶縁層がは、平坦面に堆積されることになるので、
通常のＣＶＤ法あるいはＥＣＲ形プラズマ堆積法による
二酸化シリコン層等で十分てあり、図１（ｆ）のリンガ
ラス８を用い１０００℃前後の高温熱処理を施す必要は
ない。次は通常の工程と同様に、金属シリサイド層２６
および半導体領域６および７を露出させる窓２８ 、２
９ 、３０を形成する（図２ （ｊ） ）。その後、窓
２８ 、２９ 、３０を通して、金属シリサイド２６．
半導体領域６，７にオーミックに連結する導電性層３１
、３２ 、３３を絶縁層２７上に形成することにより
、図１［有］）と同様な、金属シリサイドをゲート電極
とするＭＩＳ電界効果トランジスタが得られる。以上の
製造方法では、図２（ｅ）のイオン注入した不純物を活
性化するための９００ Ｕ程度の熱処理以後、高温の熱
処理はいらない。シリサイド形成の熱処理温度は用いる
金属２５によって変わｐ、２００℃〜７００℃程度であ
る。また、図２（ｅ）の段階でフォトレジスト２３のみ
を選択的に除去しておけば、この段階でイオン注入した
不純物活性化の熱処理を施すことも可能であることは言
うまでもない。
によって堆積する（図２ （ｆ） ）。次いで、金属２
５と５ｉ２１がシリサイドを形成する温度以上の温度で
熱処理し、金属シリサイド層２６を得る。このとき、金
属とＳｔが反応して、絶縁層２４と同じ程度の厚さとな
る様にＳｔ層２１および絶縁層２４の膜厚を調節してお
く（図２ （ｇ） ）。もちろん、熱処理温度および時
間を制御し、絶縁膜４上に８１層を薄く残すことも可能
である。次に未反応の金属２５を酸で除去することによ
って、ゲート電極２６の段差を平坦化した構造が得られ
る（図２ （ｈ） ）。したがって、次の工程として、
層間絶縁層がは、平坦面に堆積されることになるので、
通常のＣＶＤ法あるいはＥＣＲ形プラズマ堆積法による
二酸化シリコン層等で十分てあり、図１（ｆ）のリンガ
ラス８を用い１０００℃前後の高温熱処理を施す必要は
ない。次は通常の工程と同様に、金属シリサイド層２６
および半導体領域６および７を露出させる窓２８ 、２
９ 、３０を形成する（図２ （ｊ） ）。その後、窓
２８ 、２９ 、３０を通して、金属シリサイド２６．
半導体領域６，７にオーミックに連結する導電性層３１
、３２ 、３３を絶縁層２７上に形成することにより
、図１［有］）と同様な、金属シリサイドをゲート電極
とするＭＩＳ電界効果トランジスタが得られる。以上の
製造方法では、図２（ｅ）のイオン注入した不純物を活
性化するための９００ Ｕ程度の熱処理以後、高温の熱
処理はいらない。シリサイド形成の熱処理温度は用いる
金属２５によって変わｐ、２００℃〜７００℃程度であ
る。また、図２（ｅ）の段階でフォトレジスト２３のみ
を選択的に除去しておけば、この段階でイオン注入した
不純物活性化の熱処理を施すことも可能であることは言
うまでもない。
次に上述の製造法の別の応用例について述べる。
ゲート用電極として、低抵抗の金属あるいは金属シリサ
イドを用いれば、ゲート用電極によって生じる段差は十
分小さくすることができるので、第３図（ａ）に示すよ
うな、薄いゲート電極４０を持つ構造が実現できる。薄
い絶縁層４に半導体領域６゜７を露出させる窓４１ 、
４２を開けておく。次に、図２（ｂ）の場合と同様に、
Ｓ１層４３ 、４４ 、４５およびステンシル層として
例えばモリブデンからなる層４６とフォトレジスト層４
７を堆積し、公知のフォトリングラフィおよびエツチン
グによって側壁が急峻な柱状のパターンを得る。この柱
状部は、第１図の９ 、１０ 、１１あるいは第２図の
羽、 ２９ 、３０の電極数シ出し用の窓に対応するの
で、細い柱状の構造となる。また、ステンシル層は、イ
オン注入のマスりとはならないので、この場合は側壁形
状だけが問題となシ、フォトレジストのみで十分な場合
は、モリブデン層４７は不用となる。次に、上述の例の
場合と同様に方向性をもって絶縁物を堆積できるＥＣＲ
法等によって、たとえば二酸化シリコン層４８を堆積す
る（図３ （Ｃ） ）。次いで、ステンシル層４６゜４
７を溶解させる液たとえば硫酸と過酸化水素水の混合液
でリフトオフすることによって、図３（ｄ）の構造を得
る。図は、第１図は）、第２図（ｊ）に対応するもので
、絶縁層４８がそのまま層間分離絶縁層となる。図３（
ｄ）の場合は、窓の穴の深さはｓｉ層４３゜４４ 、４
５の高さ分だけ浅くなる。さらに、Ｓｉ層と反応して金
属シリサイドを形成する金属４９を堆積しく図３ （Ｇ
） ）、熱処理を施し、Ｓｉ層４３． 、４４ 、４５
と金属４９を反応させ、シリサイド層５０，５１．５２
ｉ形成する（図３． （ｄ） ）。さらに未反応の金属
４９を酸で除去することによって図３（ｇ）の構造が得
られるので、この上で、第２層目の配線が可能になる。
イドを用いれば、ゲート用電極によって生じる段差は十
分小さくすることができるので、第３図（ａ）に示すよ
うな、薄いゲート電極４０を持つ構造が実現できる。薄
い絶縁層４に半導体領域６゜７を露出させる窓４１ 、
４２を開けておく。次に、図２（ｂ）の場合と同様に、
Ｓ１層４３ 、４４ 、４５およびステンシル層として
例えばモリブデンからなる層４６とフォトレジスト層４
７を堆積し、公知のフォトリングラフィおよびエツチン
グによって側壁が急峻な柱状のパターンを得る。この柱
状部は、第１図の９ 、１０ 、１１あるいは第２図の
羽、 ２９ 、３０の電極数シ出し用の窓に対応するの
で、細い柱状の構造となる。また、ステンシル層は、イ
オン注入のマスりとはならないので、この場合は側壁形
状だけが問題となシ、フォトレジストのみで十分な場合
は、モリブデン層４７は不用となる。次に、上述の例の
場合と同様に方向性をもって絶縁物を堆積できるＥＣＲ
法等によって、たとえば二酸化シリコン層４８を堆積す
る（図３ （Ｃ） ）。次いで、ステンシル層４６゜４
７を溶解させる液たとえば硫酸と過酸化水素水の混合液
でリフトオフすることによって、図３（ｄ）の構造を得
る。図は、第１図は）、第２図（ｊ）に対応するもので
、絶縁層４８がそのまま層間分離絶縁層となる。図３（
ｄ）の場合は、窓の穴の深さはｓｉ層４３゜４４ 、４
５の高さ分だけ浅くなる。さらに、Ｓｉ層と反応して金
属シリサイドを形成する金属４９を堆積しく図３ （Ｇ
） ）、熱処理を施し、Ｓｉ層４３． 、４４ 、４５
と金属４９を反応させ、シリサイド層５０，５１．５２
ｉ形成する（図３． （ｄ） ）。さらに未反応の金属
４９を酸で除去することによって図３（ｇ）の構造が得
られるので、この上で、第２層目の配線が可能になる。
さらにＭＥＳ形電界効果トランジスタに本発明を適用し
た例を示す。まずソース・ドレインの拡散層を形成して
おく（第４図（ａ））。次に、前記２例と同様に８１層
６１ 、６２ 、６３とステンシル層６４とレジスト層
６５を堆積し、公知のフォトリングラフィおよびエツチ
ングによって側壁が急峻な柱状パターンを得る（第４図
（ｂ））０さらに上述の例と同様に方向性をもって絶縁
物６６を堆積しく第４図（Ｃ））、次いでステンシル層
を溶解させる液でリフトオフすることによって、第４図
（ｄ）の構造を得る。絶縁物印は眉間絶縁膜となる。第
４図（ｄ）の構造では第３図（ｄ）の例と同様に、８４
層６１ 、６２ 、６３の高さ分だけ窓の穴の深さが浅
くな′る。さらに、この上にＳｔ層と反応して金属シリ
サイドを形成する金属を堆積し、Ｓｔ層と反応させ、未
反応の金属を酸で除去することによって、第４図（ｅ）
の平坦な構造が得られる。従ってこの上では第２層目の
電極配線が容易に可能になる。
た例を示す。まずソース・ドレインの拡散層を形成して
おく（第４図（ａ））。次に、前記２例と同様に８１層
６１ 、６２ 、６３とステンシル層６４とレジスト層
６５を堆積し、公知のフォトリングラフィおよびエツチ
ングによって側壁が急峻な柱状パターンを得る（第４図
（ｂ））０さらに上述の例と同様に方向性をもって絶縁
物６６を堆積しく第４図（Ｃ））、次いでステンシル層
を溶解させる液でリフトオフすることによって、第４図
（ｄ）の構造を得る。絶縁物印は眉間絶縁膜となる。第
４図（ｄ）の構造では第３図（ｄ）の例と同様に、８４
層６１ 、６２ 、６３の高さ分だけ窓の穴の深さが浅
くな′る。さらに、この上にＳｔ層と反応して金属シリ
サイドを形成する金属を堆積し、Ｓｔ層と反応させ、未
反応の金属を酸で除去することによって、第４図（ｅ）
の平坦な構造が得られる。従ってこの上では第２層目の
電極配線が容易に可能になる。
、効果の説明
以上説明したように、本発明をゲート電極部に適用した
場合には、セルファライン式にゲートとソース・ドレイ
ンを形成できる上に、ゲート電極の段差部分全ゲート電
極形成後に平坦化できるので、ソース・ドレインのイオ
ン注入不純物の活性化のための高温熱処理が工程に必要
ないので、ソース・ドレイン拡散層の不純物の不必要な
拡散を押さえ、浅い拡散層を形成することができ、また
、高温熱処理に追耐えない金属シリサイドをゲート電極
に用いることもできるという利点がある。
場合には、セルファライン式にゲートとソース・ドレイ
ンを形成できる上に、ゲート電極の段差部分全ゲート電
極形成後に平坦化できるので、ソース・ドレインのイオ
ン注入不純物の活性化のための高温熱処理が工程に必要
ないので、ソース・ドレイン拡散層の不純物の不必要な
拡散を押さえ、浅い拡散層を形成することができ、また
、高温熱処理に追耐えない金属シリサイドをゲート電極
に用いることもできるという利点がある。
また、本発明をゲート電極、ソースおよびドレインとの
接続配線工程に応用した場合は、層間絶縁層に開けた、
接続のための窓の穴の深さが、層間絶Ｒ層の厚さよりも
浅くなるので、次に堆積する金属の層厚を眉間絶縁層の
厚さよりも薄くできるという利点をもつ。
接続配線工程に応用した場合は、層間絶縁層に開けた、
接続のための窓の穴の深さが、層間絶Ｒ層の厚さよりも
浅くなるので、次に堆積する金属の層厚を眉間絶縁層の
厚さよりも薄くできるという利点をもつ。
第１図（ａ）〜（ｈ）は従来の半導体装置の製造方法の
一例を示す工程断面図、第２図（ａ）〜（８）は本発明
の一実施例を示す製造工程断面図、第３図（ａ）〜（ｇ
）および第４図（ａ）〜（ｅ）は本発明の他の実施例を
示す製造工程断面図である。 １・・・第１導電形の半導体基板、２ 、４ 、８．２
４，２７゜４８ 、６６・・・絶縁層、３・・・半導体
素子形成領域、５゜４０・・・ゲート電極、６，７・・
・第２導電形の半導体領域 ６′、 ７１・・・活性化
によって第２導電形を与える不純物を含んだ半導体領域
、９．１０，１１．２８．２９．３０・・・配線を行う
ための窓、１５・・・チャネル形成領域、１２ 、１３
、１４ 、３１ 、３２ 、３３・・・配線用の導電
層、２１ 、４３ 、４４ 。 ４５ 、６１ 、６２ 、６３・・・８１層、２２ 、
２３ 、４６ 、６４ 、６５・・・ステンシル層、２
５ 、４９・・・金属シリサイドを形成しうる金属、２
６．刃、 ５１ 、５２ 、６７ 、６８ 、６９・・
・金属シリサイド層。
一例を示す工程断面図、第２図（ａ）〜（８）は本発明
の一実施例を示す製造工程断面図、第３図（ａ）〜（ｇ
）および第４図（ａ）〜（ｅ）は本発明の他の実施例を
示す製造工程断面図である。 １・・・第１導電形の半導体基板、２ 、４ 、８．２
４，２７゜４８ 、６６・・・絶縁層、３・・・半導体
素子形成領域、５゜４０・・・ゲート電極、６，７・・
・第２導電形の半導体領域 ６′、 ７１・・・活性化
によって第２導電形を与える不純物を含んだ半導体領域
、９．１０，１１．２８．２９．３０・・・配線を行う
ための窓、１５・・・チャネル形成領域、１２ 、１３
、１４ 、３１ 、３２ 、３３・・・配線用の導電
層、２１ 、４３ 、４４ 。 ４５ 、６１ 、６２ 、６３・・・８１層、２２ 、
２３ 、４６ 、６４ 、６５・・・ステンシル層、２
５ 、４９・・・金属シリサイドを形成しうる金属、２
６．刃、 ５１ 、５２ 、６７ 、６８ 、６９・・
・金属シリサイド層。
Claims (1)
- １、電界効果形トランジスタを有する半導体装置の製造
方法において、半導体基板上の電界効果形トランジスタ
形成領域内の所望の位置に、シリコン層とその上部のリ
フトオフステンシル材料からなる層を形成する工程と、
上記半導体基板上に、当該基板表面に垂直な方向に方向
性を持たせてかつ上記シリコン層とステンシル材料から
なる積層より薄く第１の絶縁層を堆積する工程と上記ス
テンシル材料からなる層を除去することにより、その上
の第１の絶縁層をリフトオフする工程と、上記ステンシ
ル材料からなる層が除去された位置に該シリコン層と反
応して金属シリサイドを形成する金属を堆積する工程と
、該シリコン層と金属を反応させ金属シリサイドを形成
するための熱処理を施す工程と、を具えることにより、
電界効果形トランジスタを形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12716684A JPS616867A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12716684A JPS616867A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616867A true JPS616867A (ja) | 1986-01-13 |
Family
ID=14953283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12716684A Pending JPS616867A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
| US7872316B2 (en) | 2007-05-17 | 2011-01-18 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
-
1984
- 1984-06-20 JP JP12716684A patent/JPS616867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
| US7872316B2 (en) | 2007-05-17 | 2011-01-18 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
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