JP2500688B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型電界効果トランジスタに関する。
第２図（ａ）〜（ｄ）は従来の縦型電界効果トランジ
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
まず、第２図（ａ）に示すように、N+型シリコン基板
１の上にＮ型ドレイン領域２をエピタキシャル成長させ
る。表面にゲート酸化膜３を約40〜150nmの厚さに形成
し、この上に多結晶シリコン膜を約0.3〜１μｍの厚さ
に堆積する。ホトリソグラフィ技術を用いてエッチング
してゲート電極４を形成する。ゲート電極４をマスクに
してイオン注入してＰ型ベース領域５を形成する。
１の上にＮ型ドレイン領域２をエピタキシャル成長させ
る。表面にゲート酸化膜３を約40〜150nmの厚さに形成
し、この上に多結晶シリコン膜を約0.3〜１μｍの厚さ
に堆積する。ホトリソグラフィ技術を用いてエッチング
してゲート電極４を形成する。ゲート電極４をマスクに
してイオン注入してＰ型ベース領域５を形成する。
次に、第２図（ｂ）に示すように、リン珪酸ガラスな
どの層間絶縁膜11を0.5〜１μｍの厚さに堆積し、ソー
ス領域６の上に窓をあける。
どの層間絶縁膜11を0.5〜１μｍの厚さに堆積し、ソー
ス領域６の上に窓をあける。
次に、第２図（ｄ）に示すように、アルミニウム等で
ソース電極７、ドレイン電極８を形成する。
ソース電極７、ドレイン電極８を形成する。
縦型電界効果トランジスタでは、オン抵抗を小さくす
るために、パターンの縮小または無効距離の短縮が求め
られている。しかし、層間絶縁膜11を形成する時に、ホ
トリソグラフィ技術を用いているため、マスク目合わせ
時のずれを考慮に入れなければならず、ゲート電極４と
ソース電極７との間の距離が大きくなるという欠点があ
る。
るために、パターンの縮小または無効距離の短縮が求め
られている。しかし、層間絶縁膜11を形成する時に、ホ
トリソグラフィ技術を用いているため、マスク目合わせ
時のずれを考慮に入れなければならず、ゲート電極４と
ソース電極７との間の距離が大きくなるという欠点があ
る。
また、縦型電界効果トランジスタでは、動作させる時
のスイッチング時間は、容量の大小に依存する。時定数
は1/CRであるから、スイッチング時間を短くするために
は、容量を低減させなければならない。しかしながら、
ゲート・ソース間容量の主容量は、ゲート電極４とソー
ス領域６のオーバーラップしている部分であり、この部
分はソース領域が電極とコンタクトを取るため高濃度と
なっているので、電圧が印加されても空乏層が伸びにく
く、容量が大きくなるという欠点がある。
のスイッチング時間は、容量の大小に依存する。時定数
は1/CRであるから、スイッチング時間を短くするために
は、容量を低減させなければならない。しかしながら、
ゲート・ソース間容量の主容量は、ゲート電極４とソー
ス領域６のオーバーラップしている部分であり、この部
分はソース領域が電極とコンタクトを取るため高濃度と
なっているので、電圧が印加されても空乏層が伸びにく
く、容量が大きくなるという欠点がある。
本発明の縦型電界効果トランジスタの製造方法は、ド
レイン領域となる一導電型半導体基板上にゲート酸化膜
を形成する工程と、前記ゲート酸化膜上に多結晶シリコ
ンのゲート電極を形成する工程と、前記ゲート電極をマ
スクにして不純物を導入して前記半導体基板に逆導電型
のベース領域を形成する工程と、前記ゲート電極の増速
酸化を行い前記ゲート電極及び半導体基板表面を覆う酸
化膜を形成する工程と、前記酸化膜を選択エッチングし
て開口して前記ベース領域内に一導電型ソース領域を形
成する工程と、前記ゲート電極を覆う前記酸化膜の部分
以外の前記酸化膜をエッチングして前記半導体基板表面
を露出させる工程と、前記露出した半導体基板表面に窒
化膜を形成する工程と、前記窒化膜をマスクにして熱酸
化して前記ゲート電極を覆う酸化膜を更に厚くする工程
とを含んで構成される。
レイン領域となる一導電型半導体基板上にゲート酸化膜
を形成する工程と、前記ゲート酸化膜上に多結晶シリコ
ンのゲート電極を形成する工程と、前記ゲート電極をマ
スクにして不純物を導入して前記半導体基板に逆導電型
のベース領域を形成する工程と、前記ゲート電極の増速
酸化を行い前記ゲート電極及び半導体基板表面を覆う酸
化膜を形成する工程と、前記酸化膜を選択エッチングし
て開口して前記ベース領域内に一導電型ソース領域を形
成する工程と、前記ゲート電極を覆う前記酸化膜の部分
以外の前記酸化膜をエッチングして前記半導体基板表面
を露出させる工程と、前記露出した半導体基板表面に窒
化膜を形成する工程と、前記窒化膜をマスクにして熱酸
化して前記ゲート電極を覆う酸化膜を更に厚くする工程
とを含んで構成される。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、N+型シリコン基板
１の表面にＮ型ドレイン領域２をエピタキシャル成長さ
せ、その表面にゲート酸化膜３を40〜150nmの厚さに形
成する。この上に多結晶シリコン層を堆積し、ホトリソ
グラフィ技術を用いてエッチングしてゲート電極４を形
成する。ゲート電極４をマスクにしてイオン注入により
Ｐ型ベース領域５を形成する。注入イオンの活性化及び
押込み拡散を兼ねて多結晶シリコンの増速酸化を利用し
てゲート電極４の表面に酸化膜９を形成する。このと
き、ゲート電極４に覆われていないゲート酸化膜３も少
し厚くなる。
１の表面にＮ型ドレイン領域２をエピタキシャル成長さ
せ、その表面にゲート酸化膜３を40〜150nmの厚さに形
成する。この上に多結晶シリコン層を堆積し、ホトリソ
グラフィ技術を用いてエッチングしてゲート電極４を形
成する。ゲート電極４をマスクにしてイオン注入により
Ｐ型ベース領域５を形成する。注入イオンの活性化及び
押込み拡散を兼ねて多結晶シリコンの増速酸化を利用し
てゲート電極４の表面に酸化膜９を形成する。このと
き、ゲート電極４に覆われていないゲート酸化膜３も少
し厚くなる。
次に、第１図（ｂ）に示すように、ゲート電極４と酸
化膜９に覆われていない部分のゲート酸化膜を除去し、
窒化膜10を形成する。この窒化膜10をマスクにして熱酸
化して酸化膜９を更に厚くする。
化膜９に覆われていない部分のゲート酸化膜を除去し、
窒化膜10を形成する。この窒化膜10をマスクにして熱酸
化して酸化膜９を更に厚くする。
次に、第１図（ｃ）に示すように、窒化膜10を除去
し、アルミニウム等でソース電極７及びドレイン電極８
を形成する。
し、アルミニウム等でソース電極７及びドレイン電極８
を形成する。
以上説明したように、本発明は、多結晶シリコンの増
速酸化と窒化膜を使用することにより、コンタクト部を
自己整合で形成することで、ゲート電極とソース電極と
の間の距離を短くし、無効距離を短くできるので、オン
抵抗を減少させることができる効果がある。
速酸化と窒化膜を使用することにより、コンタクト部を
自己整合で形成することで、ゲート電極とソース電極と
の間の距離を短くし、無効距離を短くできるので、オン
抵抗を減少させることができる効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来の縦型電界効果トランジスタの製造方法を説明するた
めの工程順に示した断面図である。 １……N+型シリコン基板、２……Ｎ型ドレイン領域、３
……ゲート酸化膜、４……ゲート電極、５……Ｐ型ベー
ス領域、６……N+型ソース領域、７……ソース電極、８
……ドレイン電極、９……酸化膜、10……窒化膜、11…
…層間絶縁膜。
めの工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来の縦型電界効果トランジスタの製造方法を説明するた
めの工程順に示した断面図である。 １……N+型シリコン基板、２……Ｎ型ドレイン領域、３
……ゲート酸化膜、４……ゲート電極、５……Ｐ型ベー
ス領域、６……N+型ソース領域、７……ソース電極、８
……ドレイン電極、９……酸化膜、10……窒化膜、11…
…層間絶縁膜。
Claims (1)
- 【請求項１】ドレイン領域となる一導電型半導体基板上
にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
に多結晶シリコンのゲート電極を形成する工程と、前記
ゲート電極をマスクにして不純物を導入して前記半導体
基板に逆導電型のベース領域を形成する工程と、前記ゲ
ート電極の増速酸化を行い前記ゲート電極及び半導体基
板表面を覆う酸化膜を形成する工程と、前記酸化膜を選
択エッチングして開口して前記ベース領域内に一導電型
ソース領域を形成する工程と、前記ゲート電極を覆う前
記酸化膜の部分以外の前記酸化膜をエッチングして前記
半導体基板表面を露出させる工程と、前記露出した半導
体基板表面に窒化膜を形成する工程と、前記窒化膜をマ
スクにして熱酸化して前記ゲート電極を覆う酸化膜を更
に厚くする工程とを含むことを特徴とする縦型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102447A JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102447A JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281634A JPH02281634A (ja) | 1990-11-19 |
| JP2500688B2 true JP2500688B2 (ja) | 1996-05-29 |
Family
ID=14327723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102447A Expired - Lifetime JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500688B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507344B1 (ko) | 2003-04-17 | 2005-08-08 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조 방법 |
-
1989
- 1989-04-21 JP JP1102447A patent/JP2500688B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281634A (ja) | 1990-11-19 |
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