JPH02281634A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH02281634A JPH02281634A JP1102447A JP10244789A JPH02281634A JP H02281634 A JPH02281634 A JP H02281634A JP 1102447 A JP1102447 A JP 1102447A JP 10244789 A JP10244789 A JP 10244789A JP H02281634 A JPH02281634 A JP H02281634A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型電界効果トランジスタに関する。
第２図（ａ）〜（ｄ）は従来の縦型電界効果トランジス
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
まず、第２図（ａ）に示すように、Ｎ＋型シリコン基板
１の上にＮ型ドレイン領域２をエピタキシャル成長させ
る０表面にゲート酸化膜３を約４０〜１５０ｎｍの厚さ
に形成し、この上に多結晶シリコン膜を約０．３〜１μ
ｍの厚さに堆積する。ホトリソグラフィ技術を用いてエ
ツチングしてゲート電極４を形成する。ゲート電極４を
マスクにしてイオン注入してＰ型ベース領域５を形成す
る。
１の上にＮ型ドレイン領域２をエピタキシャル成長させ
る０表面にゲート酸化膜３を約４０〜１５０ｎｍの厚さ
に形成し、この上に多結晶シリコン膜を約０．３〜１μ
ｍの厚さに堆積する。ホトリソグラフィ技術を用いてエ
ツチングしてゲート電極４を形成する。ゲート電極４を
マスクにしてイオン注入してＰ型ベース領域５を形成す
る。
次に、第２図（ｂ）に示すように、リン珪酸ガラスなど
の眉間絶縁膜１１を０．５〜１μｍの厚さに堆積し、ソ
ース領域６の上に窓をあける。
の眉間絶縁膜１１を０．５〜１μｍの厚さに堆積し、ソ
ース領域６の上に窓をあける。
次に、第２図（ｄ）に示すように、アルミニウム等でソ
ース電極７、ドレイン電極８を形成する。
ース電極７、ドレイン電極８を形成する。
縦型電界効果トランジスタでは、オン抵抗を小さくする
ために、パターンの縮小または無効距離の短縮が求めら
れている。しかし、眉間絶縁膜１１を形成する時に、ホ
トリソグラフィ技術を用いているなめ、マスク目金わせ
時のずれを考慮に入れなければならず、ゲート電極４と
ソース電極７との間の距離が大きくなるという欠点があ
る。
ために、パターンの縮小または無効距離の短縮が求めら
れている。しかし、眉間絶縁膜１１を形成する時に、ホ
トリソグラフィ技術を用いているなめ、マスク目金わせ
時のずれを考慮に入れなければならず、ゲート電極４と
ソース電極７との間の距離が大きくなるという欠点があ
る。
また、縦型電界効果トランジスタでは、動作させる時の
スイッチング時間は、容量の大小に依存する。時定数は
１／ＣＲであるから、スイッチング時間を短くするため
には、容量を低減させなければならない。しかしながら
、ゲート・ソース間容量の主容量は、ゲート電極４とソ
ース領域６のオーバーラツプしている部分であり、この
部分はソース領域が電極とコンタクトを取るため高濃度
となっているので、電圧が印加されても空乏層が伸びに
＜＜、容量が大きくなるという欠点がある。
スイッチング時間は、容量の大小に依存する。時定数は
１／ＣＲであるから、スイッチング時間を短くするため
には、容量を低減させなければならない。しかしながら
、ゲート・ソース間容量の主容量は、ゲート電極４とソ
ース領域６のオーバーラツプしている部分であり、この
部分はソース領域が電極とコンタクトを取るため高濃度
となっているので、電圧が印加されても空乏層が伸びに
＜＜、容量が大きくなるという欠点がある。
本発明の縦型電界効果トランジスタの製造方法は、ドレ
イン領域となる一導電型半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に多結晶シリコン
のゲート電極を形成する工程と、前記ゲート電極をマス
クにして不純物を導入して前記半導体基板に逆導電型の
ベース領域を形成する工程と、前記ゲート電極の増速酸
化を行い前記ゲート電極及び半導体基板表面を覆う酸化
膜を形成する工程と、前記酸化膜を選択エツチングして
開口して前記ベース領域内に一導電型ソース領域を形成
する工程と、前記ゲート電極を覆う前記酸化膜の部分以
外の前記酸化膜をエツチングして前記半導体基板表面を
露出させる工程と、前記露出した半導体基板表面に窒化
膜を形成する工程と、前記窒化膜をマスクにして熱酸化
して前記ゲート電極を覆う酸化膜を更に厚くする工程と
を含んで構成される。
イン領域となる一導電型半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に多結晶シリコン
のゲート電極を形成する工程と、前記ゲート電極をマス
クにして不純物を導入して前記半導体基板に逆導電型の
ベース領域を形成する工程と、前記ゲート電極の増速酸
化を行い前記ゲート電極及び半導体基板表面を覆う酸化
膜を形成する工程と、前記酸化膜を選択エツチングして
開口して前記ベース領域内に一導電型ソース領域を形成
する工程と、前記ゲート電極を覆う前記酸化膜の部分以
外の前記酸化膜をエツチングして前記半導体基板表面を
露出させる工程と、前記露出した半導体基板表面に窒化
膜を形成する工程と、前記窒化膜をマスクにして熱酸化
して前記ゲート電極を覆う酸化膜を更に厚くする工程と
を含んで構成される。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｎ”型シリコン基板
１の表面にＮ型ドレイン領域２をエピタキシャル成長さ
せ、その表面にゲート酸化膜３を４０〜１５０ｎｍの厚
さに形成する。この上に多結晶シリコン層を堆積し、ホ
トリソグラフィ技術を用いてエツチングしてゲート電極
４を形成する。ゲート電極４をマスクにしてイオン注入
によりＰ型ベース領域５を形成する。注入イオンの活性
化及び押込み拡散を兼ねて多結晶シリコンの増速酸化を
利用してゲート電極４の表面に酸化膜９を形成する。こ
のとき、ゲート電極４に覆われていないゲート酸化膜３
も少し厚くなる。
１の表面にＮ型ドレイン領域２をエピタキシャル成長さ
せ、その表面にゲート酸化膜３を４０〜１５０ｎｍの厚
さに形成する。この上に多結晶シリコン層を堆積し、ホ
トリソグラフィ技術を用いてエツチングしてゲート電極
４を形成する。ゲート電極４をマスクにしてイオン注入
によりＰ型ベース領域５を形成する。注入イオンの活性
化及び押込み拡散を兼ねて多結晶シリコンの増速酸化を
利用してゲート電極４の表面に酸化膜９を形成する。こ
のとき、ゲート電極４に覆われていないゲート酸化膜３
も少し厚くなる。
次に、第１図（ｂ）に示すように、ゲート電極４と酸化
膜９に覆われていない部分のゲート酸化膜を除去し、窒
化膜１０を形成する。この窒化膜１０をマスクにして熱
酸化して酸化膜９を更に厚くする。
膜９に覆われていない部分のゲート酸化膜を除去し、窒
化膜１０を形成する。この窒化膜１０をマスクにして熱
酸化して酸化膜９を更に厚くする。
次に、第１図（ｃ）に示すように、窒化膜１０を除去し
、アルミニウム等でソース電極７及びドレイン電極８を
形成する。
、アルミニウム等でソース電極７及びドレイン電極８を
形成する。
以上説明したように、本発明は、多結晶シリコンの増速
酸化と窒化膜を使用することにより、コンタクト部を自
己整合で形成することで、ゲート電極とソース電極との
間の距離を短くし、無効距離を短くできるので、オン抵
抗を減少させることができる効果がある。
酸化と窒化膜を使用することにより、コンタクト部を自
己整合で形成することで、ゲート電極とソース電極との
間の距離を短くし、無効距離を短くできるので、オン抵
抗を減少させることができる効果がある。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来の縦型電界効果トランジスタの製造方法を説明するた
めの工程順に示した断面図である。 １・・・Ｎ＋型シリコン基板、２・・・Ｎ型ドレイン領
域、３・・・ゲート酸化膜、４・・・ゲート電極、５・
・・Ｐ型ベース領域、６・・・Ｎ′″型ソース領域、７
・・・ソース電極、８・・・ドレイン電極、９・・・酸
化膜、１０・・・窒化膜、１１・・・層間絶縁膜。
めの工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来の縦型電界効果トランジスタの製造方法を説明するた
めの工程順に示した断面図である。 １・・・Ｎ＋型シリコン基板、２・・・Ｎ型ドレイン領
域、３・・・ゲート酸化膜、４・・・ゲート電極、５・
・・Ｐ型ベース領域、６・・・Ｎ′″型ソース領域、７
・・・ソース電極、８・・・ドレイン電極、９・・・酸
化膜、１０・・・窒化膜、１１・・・層間絶縁膜。
Claims (1)
- ドレイン領域となる一導電型半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上に多結晶シ
リコンのゲート電極を形成する工程と、前記ゲート電極
をマスクにして不純物を導入して前記半導体基板に逆導
電型のベース領域を形成する工程と、前記ゲート電極の
増速酸化を行い前記ゲート電極及び半導体基板表面を覆
う酸化膜を形成する工程と、前記酸化膜を選択エッチン
グして開口して前記ベース領域内に一導電型ソース領域
を形成する工程と、前記ゲート電極を覆う前記酸化膜の
部分以外の前記酸化膜をエッチングして前記半導体基板
表面を露出させる工程と、前記露出した半導体基板表面
に窒化膜を形成する工程と、前記窒化膜をマスクにして
熱酸化して前記ゲート電極を覆う酸化膜を更に厚くする
工程とを含むことを特徴とする縦型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102447A JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102447A JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281634A true JPH02281634A (ja) | 1990-11-19 |
| JP2500688B2 JP2500688B2 (ja) | 1996-05-29 |
Family
ID=14327723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102447A Expired - Lifetime JP2500688B2 (ja) | 1989-04-21 | 1989-04-21 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500688B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
-
1989
- 1989-04-21 JP JP1102447A patent/JP2500688B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500688B2 (ja) | 1996-05-29 |
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