JPS6136974A - Mos型半導体装置の製造方法 - Google Patents
Mos型半導体装置の製造方法Info
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- JPS6136974A JPS6136974A JP15965884A JP15965884A JPS6136974A JP S6136974 A JPS6136974 A JP S6136974A JP 15965884 A JP15965884 A JP 15965884A JP 15965884 A JP15965884 A JP 15965884A JP S6136974 A JPS6136974 A JP S6136974A
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Classifications
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、MOS型半導体装置の製造方法の改良に関す
る。
る。
従来例の構成とその問題点
2べ。
従来、MOS型トランジスタの形成法としては、第1図
の断面図に示すnチャンネルトランジスタを例とすれば
、P型半導体基板1の素子分離領域にチャンネルストッ
パーとしてホウ素をイオン注入し、I、0LO8法によ
りフ4−ルド酸化膜を形成する。その後、トランジスタ
形成領域にP型不純物をイオン注入し、閾値制御を行う
。そして、熱酸化処理を施して酸化膜3を形成し、多結
晶シリコン膜を堆積して、フォトエツチング技術を用い
パターンニングしてゲート電極6とする。さらに、この
ゲート電極をマスクとして、ゲート酸化膜3をパターン
ニングし、ひきつづき、ゲー1−[極5をマスクとして
n型不純物をイオン注入し、ソース・ドレイン部の拡散
層2を作り、熱処理を施して活性化させる。つづ見・て
、Al蒸着によってソース・ドレインの電極6を形成し
、nチャンネルMOS)ランジスタを実現する。第1図
中、4は層間絶縁用のシリコン酸化膜である。
の断面図に示すnチャンネルトランジスタを例とすれば
、P型半導体基板1の素子分離領域にチャンネルストッ
パーとしてホウ素をイオン注入し、I、0LO8法によ
りフ4−ルド酸化膜を形成する。その後、トランジスタ
形成領域にP型不純物をイオン注入し、閾値制御を行う
。そして、熱酸化処理を施して酸化膜3を形成し、多結
晶シリコン膜を堆積して、フォトエツチング技術を用い
パターンニングしてゲート電極6とする。さらに、この
ゲート電極をマスクとして、ゲート酸化膜3をパターン
ニングし、ひきつづき、ゲー1−[極5をマスクとして
n型不純物をイオン注入し、ソース・ドレイン部の拡散
層2を作り、熱処理を施して活性化させる。つづ見・て
、Al蒸着によってソース・ドレインの電極6を形成し
、nチャンネルMOS)ランジスタを実現する。第1図
中、4は層間絶縁用のシリコン酸化膜である。
しかしながら上記方法で形成したMOS )ランジスタ
のサイズは二次元水平方向のみで決定され、3べ一/ パターン形成技術の限界から、集積度の向上に制限を与
えている。また、第1図示の従来構造では、集積度を向
ヒさせ、トランジスタのチャンネル長を1μm付近まで
短くすると短チャンネル効果やホットエレクトロンの酸
化膜への注入現象によりデバイスの特性に悪影響を及ぼ
すと℃・った問題点があった。
のサイズは二次元水平方向のみで決定され、3べ一/ パターン形成技術の限界から、集積度の向上に制限を与
えている。また、第1図示の従来構造では、集積度を向
ヒさせ、トランジスタのチャンネル長を1μm付近まで
短くすると短チャンネル効果やホットエレクトロンの酸
化膜への注入現象によりデバイスの特性に悪影響を及ぼ
すと℃・った問題点があった。
発明の目的
本発明は、上述のような従来例に見られた問題点を解消
した高集積度MO3型半導体装置を提供するものである
。
した高集積度MO3型半導体装置を提供するものである
。
発明の構成
本発明は、−導電型半導体基板の所定領域に反対導電型
の不純物を注入し、反対導電型不純物層の深い部分と浅
い部分とを選択的に形成して、次いで、異方性エツチン
グを用いて半導体基板に凹凸を形成する。そしてエツチ
ングによって残された不純物層をMO3型トランジスタ
のソース・ドレインとして用い、ゲート酸化膜2層間縁
膜、コンタクト窓形成後、ゲート電極、ソース・ドレイ
ン電極を同時に形成してMOSトランジスタを実現する
ものである。これにより、短チャンネル効果やホットエ
レクトロンによる問題が除かれ、高集積化が達成される
。
の不純物を注入し、反対導電型不純物層の深い部分と浅
い部分とを選択的に形成して、次いで、異方性エツチン
グを用いて半導体基板に凹凸を形成する。そしてエツチ
ングによって残された不純物層をMO3型トランジスタ
のソース・ドレインとして用い、ゲート酸化膜2層間縁
膜、コンタクト窓形成後、ゲート電極、ソース・ドレイ
ン電極を同時に形成してMOSトランジスタを実現する
ものである。これにより、短チャンネル効果やホットエ
レクトロンによる問題が除かれ、高集積化が達成される
。
実施例の説明
以下にPチャンネルMOSトランジスタによるインバー
タの製造に本発明を適用した例について第2図(a)か
ら(6)を用いて説明する。
タの製造に本発明を適用した例について第2図(a)か
ら(6)を用いて説明する。
まず、n型組基板7の所定領域に、P型不純物層8の深
い部分と浅い部分とを同時に形成するため、浅い部分と
なるところには、注入時のマスクとなるべきレジスト9
によってパターンニングする。(このときレジストのか
わりに酸化膜や窒化膜でも注入条件、膜厚を制御するこ
とで代用できる。)そして、ホウ素を全面注入して第2
図(IL)の構造を得る。その後、第2図(blの構造
を得るまで異方性エツチングによりS通板7中の深いP
型頭域8をエツチングする。本実施例では、閾値制御の
ためのチャンネル領域への不純物拡散は、あらかじめ8
1基板の濃度を適切に選んだため必要とし6へ−7 なかったが、必要な場合は、気相拡散にて行なってもよ
い。
い部分と浅い部分とを同時に形成するため、浅い部分と
なるところには、注入時のマスクとなるべきレジスト9
によってパターンニングする。(このときレジストのか
わりに酸化膜や窒化膜でも注入条件、膜厚を制御するこ
とで代用できる。)そして、ホウ素を全面注入して第2
図(IL)の構造を得る。その後、第2図(blの構造
を得るまで異方性エツチングによりS通板7中の深いP
型頭域8をエツチングする。本実施例では、閾値制御の
ためのチャンネル領域への不純物拡散は、あらかじめ8
1基板の濃度を適切に選んだため必要とし6へ−7 なかったが、必要な場合は、気相拡散にて行なってもよ
い。
次に、第2図(C1に示したように拡散層とS1基板と
の不純物濃度の違いによる酸化速度の差(拡散層上が8
1基板上よりも速い)を利用して、熱酸化処理によって
凹部側壁にはゲート酸化膜3、P型不純物層上には絶縁
用酸化膜4を同時に形成し、ひきつづきP型不純物を活
性化しエツチングによりコンタクト窓5を形成する。つ
づいて、多結晶シリコン10を堆積し、レジストパター
ンを第2図((1)に示したように形成する。その後、
異方性エツチングにより多結晶ポリシリコン1oをエツ
チングして、第2図(e)に示したように多結晶シリコ
ンによる第1ゲート電極11.第2ゲート電極12゜ソ
ース・ドレイン電極13を形成し、PチャンネルMO3
型インバータを実現する。また、本発明の応用例として
、第3図に示したような高耐圧MO3)ランジスタも実
現できる。
の不純物濃度の違いによる酸化速度の差(拡散層上が8
1基板上よりも速い)を利用して、熱酸化処理によって
凹部側壁にはゲート酸化膜3、P型不純物層上には絶縁
用酸化膜4を同時に形成し、ひきつづきP型不純物を活
性化しエツチングによりコンタクト窓5を形成する。つ
づいて、多結晶シリコン10を堆積し、レジストパター
ンを第2図((1)に示したように形成する。その後、
異方性エツチングにより多結晶ポリシリコン1oをエツ
チングして、第2図(e)に示したように多結晶シリコ
ンによる第1ゲート電極11.第2ゲート電極12゜ソ
ース・ドレイン電極13を形成し、PチャンネルMO3
型インバータを実現する。また、本発明の応用例として
、第3図に示したような高耐圧MO3)ランジスタも実
現できる。
発明の効果
本発明によれば、半導体基板に凹凸を形成し、6 ″
・ MOSトランジスタを実現することにより、製造工程が
短縮でき、集積度を向上させ、しかも、微細化に伴う短
チャンネル効果やホットエレクトロンによる問題を発生
しないデバイスが達成できる。
・ MOSトランジスタを実現することにより、製造工程が
短縮でき、集積度を向上させ、しかも、微細化に伴う短
チャンネル効果やホットエレクトロンによる問題を発生
しないデバイスが達成できる。
第1図は、従来のnチャンネルMOSトランジスタの断
面図、第2図(a)〜(61は、本発明の用いたPチャ
ンネルMOSトランジスタの製造工程を示す断面図、第
3図は、本発明を用℃・た高耐圧PチャンネルMOSト
ランジスタの断面図である。 1・・・・・・P型シリコン基板、2・・・・・・1ト
型不純物層、3・・・・・・ゲート酸化膜、4・・・・
・・層間絶縁用酸化膜、6・・・・・・多結晶シリコン
ゲート電極、6・・・・・アルミニウムのソース・ドレ
イン電極、7・・・・・n型シリコン基板、8・・・・
・・P−+−型不純物層、9・・・・・・レジスト、1
0・・・・・・多結晶シリコン、11・・・・・・第1
多結晶シリコンゲート電極、12・・・・第2多結晶シ
リコンゲート電極、13・・・・・・ソース・ドレイン
多結晶シリコン電極、14・・・・・・ト不純物層。 代理人の氏名 弁理士 中 尾 敏 男 はが1名Cq
面図、第2図(a)〜(61は、本発明の用いたPチャ
ンネルMOSトランジスタの製造工程を示す断面図、第
3図は、本発明を用℃・た高耐圧PチャンネルMOSト
ランジスタの断面図である。 1・・・・・・P型シリコン基板、2・・・・・・1ト
型不純物層、3・・・・・・ゲート酸化膜、4・・・・
・・層間絶縁用酸化膜、6・・・・・・多結晶シリコン
ゲート電極、6・・・・・アルミニウムのソース・ドレ
イン電極、7・・・・・n型シリコン基板、8・・・・
・・P−+−型不純物層、9・・・・・・レジスト、1
0・・・・・・多結晶シリコン、11・・・・・・第1
多結晶シリコンゲート電極、12・・・・第2多結晶シ
リコンゲート電極、13・・・・・・ソース・ドレイン
多結晶シリコン電極、14・・・・・・ト不純物層。 代理人の氏名 弁理士 中 尾 敏 男 はが1名Cq
Claims (1)
- 一導電型半導体基板の所定領域に反対導電型の不純物を
注入し、反対導電型不純物層の深い部分と浅い部分とを
選択的に形成する工程と、この後異方性エッチングによ
り基板表面に凹凸を形成する工程と、前記凹凸を有する
基板表面に酸化膜を形成し、導電型不純物を活性化する
工程と、異方性エッチングにより所望の位置に前記酸化
膜を残す工程と、前記酸化膜上にゲート電極および前記
反対導電型不純物層上にソース・ドレイン電極を形成す
る工程とをそなえたことを特徴とするMOS型半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15965884A JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Mos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15965884A JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Mos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6136974A true JPS6136974A (ja) | 1986-02-21 |
JPH0527995B2 JPH0527995B2 (ja) | 1993-04-22 |
Family
ID=15698512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15965884A Granted JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Mos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6136974A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63292677A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体集積回路装置 |
JP2007067357A (ja) * | 2005-08-30 | 2007-03-15 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS566448A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type integrated circuit device |
-
1984
- 1984-07-30 JP JP15965884A patent/JPS6136974A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS566448A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type integrated circuit device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63292677A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体集積回路装置 |
JP2007067357A (ja) * | 2005-08-30 | 2007-03-15 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
KR100701701B1 (ko) * | 2005-08-30 | 2007-03-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
US7268391B2 (en) | 2005-08-30 | 2007-09-11 | Hynix Semiconductor Inc. | Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0527995B2 (ja) | 1993-04-22 |
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