JP3848782B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離領域に選択的に厚い酸化膜、いわゆるＬＯＣＯＳ酸化膜を形成する工程を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、シリコン集積回路の素子分離領域には、寄生トランジスタの発生を防止するため、ＬＯＣＯＳ酸化膜と呼ばれる厚い酸化膜が選択的に形成されている。一般的に、ＬＯＣＯＳ酸化膜の形成は、半導体基板１上に酸化膜２および耐酸化膜として窒化膜３を積層形成する（図６）。ここで、窒化膜３は、耐酸化膜として機能する他、チャネルストッパー領域を形成するためのイオン注入のマスク膜として使用できる厚さに形成される。具体的には、１０００オングストローム程度の厚さに形成する必要がある。
【０００３】
次に通常のホトリソグラフ法により、ＬＯＣＯＳ酸化膜形成予定領域の窒化膜３をエッチング除去し、酸化膜２を露出させる。パターニングされた窒化膜３をマスクとして使用して、酸化膜２を通して半導体基板１中に、図中点線で示すように、チャネルストッパー領域を形成するため半導体基板１と同じ導電型の不純物をイオン注入する（図７）。
【０００４】
その後、窒化膜３をマスクとして選択酸化を行い、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成する。この酸化工程で、先に半導体基板１中に注入した不純物は、半導体基板１中に拡散し、半導体基板より不純物濃度の高いチャネルストッパー領域５が形成される（図８）。
【０００５】
このとき、ＬＯＣＯＳ酸化膜４は比較的厚く形成する必要があるため、酸化膜の成長と同時に、イオン注入された不純物が深さ方向、横方向にそれぞれ拡散し、チャネルストッパー領域５が、素子形成予定領域まで拡散形成されてしまう。
【０００６】
このようにチャネルストッパー領域５が拡散した素子形成予定領域に、例えばＭＯＳ型電界効果トランジスタを形成する場合、まず、ゲート酸化膜６を介してゲート電極７を形成し、ゲート電極７とＬＯＣＯＳ酸化膜４をマスクとして使用し、半導体基板１と逆導電型の不純物をイオン注入し、ソース領域８、ドレイン領域９を形成する。この結果、いわゆる狭チャネル効果が生じてしまう。
【０００７】
更に、ソース領域８およびドレイン領域９の一部がチャネルストッパー領域５と重なり、ソース領域８あるいはドレイン領域９とチャネルストッパー領域５間の接合耐圧が低下し、耐圧の高い半導体装置を形成するためには、十分な距離を保つ必要が生じ、自己整合的に形成することができず、微細化の妨げとなっていた。
【０００８】
【発明が解決しようとする課題】
このように従来のＬＯＣＯＳ酸化膜の形成方法では、チャネルストッパーの形成とＬＯＣＯＳ酸化膜の形成が自己整合的にできるという利点があるが、近年、半導体集積回路の微細化に伴い、素子形成予定領域へのチャネルストッパー領域の入り込みが無視できなくなり、素子特性が劣化してしまうという問題点があった。本発明はこれらの問題点を解決し、素子特性を劣化させることのない半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記目的を達成するため、一導電型の半導体基板上に、選択的に素子分離のための酸化膜を形成する工程を含む半導体装置の製造方法において、一導電型の半導体基板上に第１の酸化膜、第１の窒化膜、第２の酸化膜、第２の窒化膜および多結晶シリコン膜を順次積層形成する工程と、前記素子分離のための酸化膜形成予定領域の前記多結晶シリコン膜および前記第２の窒化膜をエッチング除去する工程と、パターニングされた該多結晶シリコン膜を酸化し、前記第２の窒化膜上に該第２の窒化膜より幅広のチャネルストッパー形成用膜を形成する工程と、該チャネルストッパー形成用膜をマスクとして使用し、前記半導体基板中に一導電型の不純物をイオン注入する工程と、前記チャネルストッパー形成用膜をエッチング除去し、前記第２の窒化膜をマスクとして使用し、前記第２の酸化膜をパターニングし、さらに該第２の酸化膜をマスクとして使用し、前記素子分離のための酸化膜形成予定領域の前記第１の窒化膜をエッチング除去すると同時に、前記第２の窒化膜もエッチング除去する工程と、パターニングされた前記第１の窒化膜をマスクとして使用し、少なくとも該第１の窒化膜端部近傍は前記不純物が注入されていない前記半導体基板を酸化し、前記半導体基板表面にチャネルストッパーを備えた前記素子分離のための酸化膜を形成する工程とを含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、ＭＯＳ型電界効果トランジスタの製造工程を例にとり説明する。まず、Ｐ型の導電性を有する半導体基板１上に熱酸化法により２００オングストローム程度の酸化膜２を形成する。次に酸化膜２上にＣＶＤ法により１０００オングストローム程度の耐酸化性の窒化膜３を積層形成する。更に、後工程で窒化膜３を選択的にエッチングすることができる膜、例えば、ＣＶＤ法により１０００オングストローム程度形成した酸化膜１０と、酸化膜１０を選択的にエッチングすることができる膜、例えば、ＣＶＤ法により１０００オングストローム程度の窒化膜１１を形成する。その後、ＣＶＤ法によりリンを不純物として含むポリシリコン膜１２を３５００オングストローム程度順次積層形成する（図１）。ここで、ポリシリコン膜に不純物を添加するのは、後工程でポリシリコンを酸化する際、酸化速度を大きくするためであり、また形成された酸化膜の体積を大きくするためでもある。従って、添加される不純物は、リンに限らず、砒素であってもよい。また、不純物を含まないポリシリコン膜を形成した後、不純物を添加しても良い。
【００１１】
次に通常のホトリソグラフ法により、ＬＯＣＯＳ酸化膜形成予定領域のポリシリコン膜１２および窒化膜１１をエッチング除去し、酸化膜１０を露出させる（図２）。
【００１２】
ポリシリコン膜１２を、例えば、９００℃、ウエット雰囲気で３０分間酸化する。この酸化により、ポリシリコン膜１２の表面の一部あるいは全部が酸化され、厚さが４から５倍になる。その結果、窒化膜１１上に１．５ミクロン程度ヒサシ状に張り出した形状が形成される。この酸化前と比較して幅広のパターンとなったポリシリコン膜１２をマスクとして使用して、酸化膜１０、窒化膜３および酸化膜２を通して半導体基板１中に、チャネルストッパー領域を形成するためＰ型不純物をイオン注入する（図３）。たとえば、上記条件では、ボロンイオン（Ｂ１１）を加速エネルギー１００ＫｅＶ、ドーズ量３×１０１３ａｔｏｍ／ｃｍ２の条件で注入する。
【００１３】
次に、酸化したポリシリコン膜１２をエッチング除去する。窒化膜１１をマスクとして使用し、酸化膜１０をパターニングする。さらに、酸化膜１０をマスクとして使用し、窒化膜３をエッチング除去する。このエッチングと同時に、窒化膜１１もエッチング除去される。酸化膜１０を除去した後、あるいは除去せず、窒化膜３をマスクとして使用し、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成する。一例として、９５０℃、ウエット雰囲気で４３０分間酸化し、７５００オングストローム程度のＬＯＣＯＳ酸化膜を形成する。
【００１４】
このとき、ＬＯＣＯＳ酸化膜を形成するために使用した窒化膜３は、先にチャネルストッパーを形成するために使用したポリシリコン膜１２より、素子形成領域の内側に１．５ミクロン程度移動したことになる。つまり、窒化膜端部近傍はチャネルストッパー領域を形成するための不純物が注入されていない半導体基板１が露出している。従って、ＬＯＣＯＳ酸化膜４形成後のチャネルストッパー領域の素子形成領域への拡散が少なくなったことになる。一例として、上記ＬＯＣＯＳ酸化膜の形成条件では、チャネルストッパー領域の拡散深さは１．５ミクロンとなり、素子形成予定領域まで拡散領域が形成されないことになる。
【００１５】
窒化膜３を除去した後、通常の半導体装置の製造方法に従い、ゲート酸化膜６、ゲート電極７、ソース領域８、ドレイン領域９等を形成することによって、図５に示すＭＯＳ型電界効果トランジスタを形成することができる。
【００１６】
このように形成されたＭＯＳ型電界効果トランジスタは、チャネルストッパー領域５がソース、ドレイン領域８、９から離れて形成されるため、狭チャネル効果を抑制することができる。また、ソース、ドレイン領域８、９とチャネルストッパー領域５とを自己整合的に形成しても、その耐圧を大きくすることができるという利点がある。
【００１７】
以上ＭＯＳ型電界効果トランジスタを例にとり、本発明の実施の形態について説明したが、本発明はこれに限定されることはなく、他のトランジスタ、ダイオード等を含む半導体集積回路に適用することが可能であることは言うまでもない。
【００１８】
【発明の効果】
以上説明したように、本発明により形成したＬＯＣＯＳ酸化膜を使用し半導体装置を形成した場合、素子特性の劣化を防ぐことができるという利点がある。また、本発明の製造方法は、通常の半導体装置の製造工程を使用するため、歩留まり良く半導体装置を形成することができるという利点もある。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図６】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図７】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図８】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図９】従来のＭＯＳ型電界効果トランジスタを説明する図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
３ 窒化膜
４ ＬＯＣＯＳ酸化膜
５ チャネルストッパー領域
６ ゲート酸化膜
７ ゲート電極
８ ソース領域
９ ドレイン領域
１０ 酸化膜
１１ 窒化膜
１２ ポリシリコン膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離領域に選択的に厚い酸化膜、いわゆるＬＯＣＯＳ酸化膜を形成する工程を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、シリコン集積回路の素子分離領域には、寄生トランジスタの発生を防止するため、ＬＯＣＯＳ酸化膜と呼ばれる厚い酸化膜が選択的に形成されている。一般的に、ＬＯＣＯＳ酸化膜の形成は、半導体基板１上に酸化膜２および耐酸化膜として窒化膜３を積層形成する（図６）。ここで、窒化膜３は、耐酸化膜として機能する他、チャネルストッパー領域を形成するためのイオン注入のマスク膜として使用できる厚さに形成される。具体的には、１０００オングストローム程度の厚さに形成する必要がある。
【０００３】
次に通常のホトリソグラフ法により、ＬＯＣＯＳ酸化膜形成予定領域の窒化膜３をエッチング除去し、酸化膜２を露出させる。パターニングされた窒化膜３をマスクとして使用して、酸化膜２を通して半導体基板１中に、図中点線で示すように、チャネルストッパー領域を形成するため半導体基板１と同じ導電型の不純物をイオン注入する（図７）。
【０００４】
その後、窒化膜３をマスクとして選択酸化を行い、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成する。この酸化工程で、先に半導体基板１中に注入した不純物は、半導体基板１中に拡散し、半導体基板より不純物濃度の高いチャネルストッパー領域５が形成される（図８）。
【０００５】
このとき、ＬＯＣＯＳ酸化膜４は比較的厚く形成する必要があるため、酸化膜の成長と同時に、イオン注入された不純物が深さ方向、横方向にそれぞれ拡散し、チャネルストッパー領域５が、素子形成予定領域まで拡散形成されてしまう。
【０００６】
このようにチャネルストッパー領域５が拡散した素子形成予定領域に、例えばＭＯＳ型電界効果トランジスタを形成する場合、まず、ゲート酸化膜６を介してゲート電極７を形成し、ゲート電極７とＬＯＣＯＳ酸化膜４をマスクとして使用し、半導体基板１と逆導電型の不純物をイオン注入し、ソース領域８、ドレイン領域９を形成する。この結果、いわゆる狭チャネル効果が生じてしまう。
【０００７】
更に、ソース領域８およびドレイン領域９の一部がチャネルストッパー領域５と重なり、ソース領域８あるいはドレイン領域９とチャネルストッパー領域５間の接合耐圧が低下し、耐圧の高い半導体装置を形成するためには、十分な距離を保つ必要が生じ、自己整合的に形成することができず、微細化の妨げとなっていた。
【０００８】
【発明が解決しようとする課題】
このように従来のＬＯＣＯＳ酸化膜の形成方法では、チャネルストッパーの形成とＬＯＣＯＳ酸化膜の形成が自己整合的にできるという利点があるが、近年、半導体集積回路の微細化に伴い、素子形成予定領域へのチャネルストッパー領域の入り込みが無視できなくなり、素子特性が劣化してしまうという問題点があった。本発明はこれらの問題点を解決し、素子特性を劣化させることのない半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記目的を達成するため、一導電型の半導体基板上に、選択的に素子分離のための酸化膜を形成する工程を含む半導体装置の製造方法において、一導電型の半導体基板上に第１の酸化膜、第１の窒化膜、第２の酸化膜、第２の窒化膜および多結晶シリコン膜を順次積層形成する工程と、前記素子分離のための酸化膜形成予定領域の前記多結晶シリコン膜および前記第２の窒化膜をエッチング除去する工程と、パターニングされた該多結晶シリコン膜を酸化し、前記第２の窒化膜上に該第２の窒化膜より幅広のチャネルストッパー形成用膜を形成する工程と、該チャネルストッパー形成用膜をマスクとして使用し、前記半導体基板中に一導電型の不純物をイオン注入する工程と、前記チャネルストッパー形成用膜をエッチング除去し、前記第２の窒化膜をマスクとして使用し、前記第２の酸化膜をパターニングし、さらに該第２の酸化膜をマスクとして使用し、前記素子分離のための酸化膜形成予定領域の前記第１の窒化膜をエッチング除去すると同時に、前記第２の窒化膜もエッチング除去する工程と、パターニングされた前記第１の窒化膜をマスクとして使用し、少なくとも該第１の窒化膜端部近傍は前記不純物が注入されていない前記半導体基板を酸化し、前記半導体基板表面にチャネルストッパーを備えた前記素子分離のための酸化膜を形成する工程とを含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、ＭＯＳ型電界効果トランジスタの製造工程を例にとり説明する。まず、Ｐ型の導電性を有する半導体基板１上に熱酸化法により２００オングストローム程度の酸化膜２を形成する。次に酸化膜２上にＣＶＤ法により１０００オングストローム程度の耐酸化性の窒化膜３を積層形成する。更に、後工程で窒化膜３を選択的にエッチングすることができる膜、例えば、ＣＶＤ法により１０００オングストローム程度形成した酸化膜１０と、酸化膜１０を選択的にエッチングすることができる膜、例えば、ＣＶＤ法により１０００オングストローム程度の窒化膜１１を形成する。その後、ＣＶＤ法によりリンを不純物として含むポリシリコン膜１２を３５００オングストローム程度順次積層形成する（図１）。ここで、ポリシリコン膜に不純物を添加するのは、後工程でポリシリコンを酸化する際、酸化速度を大きくするためであり、また形成された酸化膜の体積を大きくするためでもある。従って、添加される不純物は、リンに限らず、砒素であってもよい。また、不純物を含まないポリシリコン膜を形成した後、不純物を添加しても良い。
【００１１】
次に通常のホトリソグラフ法により、ＬＯＣＯＳ酸化膜形成予定領域のポリシリコン膜１２および窒化膜１１をエッチング除去し、酸化膜１０を露出させる（図２）。
【００１２】
ポリシリコン膜１２を、例えば、９００℃、ウエット雰囲気で３０分間酸化する。この酸化により、ポリシリコン膜１２の表面の一部あるいは全部が酸化され、厚さが４から５倍になる。その結果、窒化膜１１上に１．５ミクロン程度ヒサシ状に張り出した形状が形成される。この酸化前と比較して幅広のパターンとなったポリシリコン膜１２をマスクとして使用して、酸化膜１０、窒化膜３および酸化膜２を通して半導体基板１中に、チャネルストッパー領域を形成するためＰ型不純物をイオン注入する（図３）。たとえば、上記条件では、ボロンイオン（Ｂ１１）を加速エネルギー１００ＫｅＶ、ドーズ量３×１０１３ａｔｏｍ／ｃｍ２の条件で注入する。
【００１３】
次に、酸化したポリシリコン膜１２をエッチング除去する。窒化膜１１をマスクとして使用し、酸化膜１０をパターニングする。さらに、酸化膜１０をマスクとして使用し、窒化膜３をエッチング除去する。このエッチングと同時に、窒化膜１１もエッチング除去される。酸化膜１０を除去した後、あるいは除去せず、窒化膜３をマスクとして使用し、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成する。一例として、９５０℃、ウエット雰囲気で４３０分間酸化し、７５００オングストローム程度のＬＯＣＯＳ酸化膜を形成する。
【００１４】
このとき、ＬＯＣＯＳ酸化膜を形成するために使用した窒化膜３は、先にチャネルストッパーを形成するために使用したポリシリコン膜１２より、素子形成領域の内側に１．５ミクロン程度移動したことになる。つまり、窒化膜端部近傍はチャネルストッパー領域を形成するための不純物が注入されていない半導体基板１が露出している。従って、ＬＯＣＯＳ酸化膜４形成後のチャネルストッパー領域の素子形成領域への拡散が少なくなったことになる。一例として、上記ＬＯＣＯＳ酸化膜の形成条件では、チャネルストッパー領域の拡散深さは１．５ミクロンとなり、素子形成予定領域まで拡散領域が形成されないことになる。
【００１５】
窒化膜３を除去した後、通常の半導体装置の製造方法に従い、ゲート酸化膜６、ゲート電極７、ソース領域８、ドレイン領域９等を形成することによって、図５に示すＭＯＳ型電界効果トランジスタを形成することができる。
【００１６】
このように形成されたＭＯＳ型電界効果トランジスタは、チャネルストッパー領域５がソース、ドレイン領域８、９から離れて形成されるため、狭チャネル効果を抑制することができる。また、ソース、ドレイン領域８、９とチャネルストッパー領域５とを自己整合的に形成しても、その耐圧を大きくすることができるという利点がある。
【００１７】
以上ＭＯＳ型電界効果トランジスタを例にとり、本発明の実施の形態について説明したが、本発明はこれに限定されることはなく、他のトランジスタ、ダイオード等を含む半導体集積回路に適用することが可能であることは言うまでもない。
【００１８】
【発明の効果】
以上説明したように、本発明により形成したＬＯＣＯＳ酸化膜を使用し半導体装置を形成した場合、素子特性の劣化を防ぐことができるという利点がある。また、本発明の製造方法は、通常の半導体装置の製造工程を使用するため、歩留まり良く半導体装置を形成することができるという利点もある。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図６】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図７】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図８】従来のＬＯＣＯＳ酸化膜の形成方法を説明する図である。
【図９】従来のＭＯＳ型電界効果トランジスタを説明する図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
３ 窒化膜
４ ＬＯＣＯＳ酸化膜
５ チャネルストッパー領域
６ ゲート酸化膜
７ ゲート電極
８ ソース領域
９ ドレイン領域
１０ 酸化膜
１１ 窒化膜
１２ ポリシリコン膜
Claims (1)
- 一導電型の半導体基板上に、選択的に素子分離のための酸化膜を形成する工程を含む半導体装置の製造方法において、
一導電型の半導体基板上に第１の酸化膜、第１の窒化膜、第２の酸化膜、第２の窒化膜および多結晶シリコン膜を順次積層形成する工程と、
前記素子分離のための酸化膜形成予定領域の前記多結晶シリコン膜および前記第２の窒化膜をエッチング除去する工程と、
パターニングされた該多結晶シリコン膜を酸化し、前記第２の窒化膜上に該第２の窒化膜より幅広のチャネルストッパー形成用膜を形成する工程と、
該チャネルストッパー形成用膜をマスクとして使用し、前記半導体基板中に一導電型の不純物をイオン注入する工程と、
前記チャネルストッパー形成用膜をエッチング除去し、前記第２の窒化膜をマスクとして使用し、前記第２の酸化膜をパターニングし、さらに該第２の酸化膜をマスクとして使用し、前記素子分離のための酸化膜形成予定領域の前記第１の窒化膜をエッチング除去すると同時に、前記第２の窒化膜もエッチング除去する工程と、
パターニングされた前記第１の窒化膜をマスクとして使用し、少なくとも該第１の窒化膜端部近傍は前記不純物が注入されていない前記半導体基板を酸化し、前記半導体基板表面にチャネルストッパーを備えた前記素子分離のための酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09734898A JP3848782B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP09734898A JP3848782B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11297687A JPH11297687A (ja) | 1999-10-29 |
| JP3848782B2 true JP3848782B2 (ja) | 2006-11-22 |
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| JP (1) | JP3848782B2 (ja) |
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1998
- 1998-04-09 JP JP09734898A patent/JP3848782B2/ja not_active Expired - Fee Related
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| JPH11297687A (ja) | 1999-10-29 |
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