JP2001196583A

JP2001196583A - 半導体装置とその製造方法

Info

Publication number: JP2001196583A
Application number: JP2000260134A
Authority: JP
Inventors: Toshimitsu Taniguchi; 敏光谷口; Takashi Arai; 隆新井; Masashige Aoyama; 将茂青山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-10-29
Filing date: 2000-08-30
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】Ｐチャネル型ＤＭＯＳトランジスタの駆動能
力を向上させる。【解決手段】Ｎ型ウエル２に形成される高濃度のＰ＋
型ソース・ドレイン層１２と、前記ソース・ドレイン層
１２間に位置するチャネル層上に形成されるゲート電極
１８と、前記ソース層１２近傍に形成されるＮ型ボディ
層１４と、前記チャネル層及びドレイン層１２間に形成
される低濃度のＰ−型ドレイン層６とを有するもので、
前記Ｎ型ボディ層１４上方に形成される前記チャネル層
にＰ型層１６が形成されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高耐圧素子としてのＬＤ（Lateral Double
diffused）ＭＯＳトランジスタ技術に関する。

【０００２】

【従来の技術】以下、従来の半導体装置とその製造方法
について図面を参照しながら説明する。ここで、上記Ｄ
ＭＯＳトランジスタ構造とは、半導体基板表面側に形成
した拡散層に対して、導電型の異なる不純物を拡散させ
て、新たな拡散層を形成し、これらの拡散層の横方向拡
散の差を実効チャネル長として利用してなるものであ
り、短いチャネルが形成されることで、低オン抵抗化に
適した素子となる。

【０００３】図６は従来のＤＭＯＳトランジスタを説明
するための断面図であり、一例としてＮチャネル型ＤＭ
ＯＳトランジスタ構造について図示してある。尚、Ｐチ
ャネル型ＤＭＯＳトランジスタ構造についての説明は省
略するが、導電型が異なるだけで、同様の構造と成って
いるのは周知の通りである。

【０００４】図６において、５１は一導電型、例えばＰ
型の半導体基板で、５２はＮ型ウエルで、このＮ型ウエ
ル５２内にＰ型ボディ層５３が形成されると共に、この
Ｐ型ボディ層５３内にはＮ型拡散層５４が形成され、ま
た前記Ｎ型ウエル５２内にＮ型拡散層５５が形成されて
いる。基板表面にはゲート酸化膜５６を介してゲート電
極５７が形成されており、このゲート電極５７直下のＰ
型ボディ層５３の表面領域にはチャネル層５８が形成さ
れている。

【０００５】そして、前記Ｎ型拡散層５４をソース拡散
層、Ｎ型拡散層５５をドレイン拡散層とし、ＬＯＣＯＳ
酸化膜５９下のＮ型ウエル５２をドリフト層としてい
る。また、６０，６１はそれぞれソース電極、ドレイン
電極であり、６２はＰ型ボディ層５３の電位を取るため
のＰ型拡散層で、６３は層間絶縁膜である。

【０００６】そして、その製造方法を簡単に説明する
と、前記半導体基板５１内にＮ型不純物をイオン注入し
拡散することで、前記Ｎ型ウエル５２を形成し、前記基
板５１上にゲート酸化膜５６を形成した後に、当該ゲー
ト酸化膜５６を介してゲート電極５７を形成する。そし
て、当該ゲート電極５７をマスクにＰ型不純物をイオン
注入し拡散することで前記Ｐ型ボディ層５３を形成した
後に、前記Ｎ型拡散層５４，５５を形成している。

【０００７】上述したようにＤＭＯＳトランジスタにお
いては、Ｎ型ウエル５２を拡散形成することで、Ｎ型ウ
エル５２表面での濃度が高くなり、このＮ型ウエル５２
表面での電流が流れ易くすると共に、高耐圧化を図るこ
とができる。

【０００８】そして、このような構成のＤＭＯＳトラン
ジスタは、表面緩和型（REduced SURface Field、以下
ＲＥＳＵＲＦと称す。）ＤＭＯＳと呼ばれ、前記Ｎ型ウ
エル５２のドリフト層のドーパンド濃度は、ＲＥＳＵＲ
Ｆ条件を満たすように設定されている。尚、このような
技術は、特開平９−１３９４３８号公報等に開示されて
いる。

【０００９】

【発明が解決しようとする課題】ここで、上記ＤＭＯＳ
トランジスタにおいて、Ｐチャネル型ＤＭＯＳトランジ
スタを構成する場合に問題があった。

【００１０】即ち、ゲート電極を構成する導電膜がＮ型
であることが多いが、その場合においてＰチャネル型Ｄ
ＭＯＳトランジスタの駆動能力は、電子と正孔の移動度
の差及びチャネル領域とゲート電極との仕事関数の差に
起因してＮチャネル型ＤＭＯＳトランジスタに比して劣
ることになる。

【００１１】そのため、それを補うには高電圧を印加す
ることでスイッチング特性を向上させる必要があり、低
電圧化の流れに逆行することになっていた。

【００１２】

【課題を解決するための手段】そこで、本発明の半導体
装置は上記課題に鑑み為されたもので、例えば、Ｎ型ウ
エル内に形成される高濃度のＰ型ソース・ドレイン層
と、当該ソース・ドレイン層間に位置するチャネル層上
に形成されるゲート電極と、前記ソース層近傍に形成さ
れるＮ型ボディ層と、前記チャネル層及びドレイン層間
に形成される低濃度のＰ型ドレイン層とを有するもの
で、前記Ｎ型ボディ層上方に形成される前記チャネル層
にＰ型層が形成されていることを特徴とする。

【００１３】これにより、同一条件で構成されるＮチャ
ネル型ＤＭＯＳトランジスタの駆動能力に比して劣るＰ
チャネル型ＤＭＯＳトランジスタの駆動能力の向上を図
ることができる。

【００１４】また、その製造方法は、Ｎ型ウエルにＰ型
不純物をイオン注入して低濃度の第1のＰ型ドレイン層
を形成し、Ｎ型ウエルにＰ型不純物をイオン注入して前
記第1のＰ型ドレイン層に隣接するように低濃度の第２
のＰ型ドレイン層を形成する。次に、Ｎ型ウエルにＰ型
不純物をイオン注入して高濃度のＰ型ソース・ドレイン
層を形成した後に、前記Ｎ型ウエルにＮ型不純物をイオ
ン注入して前記第２のＰ型ドレイン層を貫通しながら、
前記高濃度のＰ型ソース層に隣接するようにＮ型ボディ
層を形成する。更に、前記Ｎ型ウエルにＰ型不純物をイ
オン注入して、前記Ｎ型ボディ層上方に形成されるチャ
ネル層にＰ型層を形成する。そして、Ｎ型ウエル上にゲ
ート酸化膜を介してゲート電極を形成する工程とを具備
したことを特徴とする。

【００１５】更に、他の製造方法は、上記製造方法を改
善するもので、上述したように前記低濃度の第1のＰ型
ドレイン層を形成した後に、Ｎ型ウエルにＰ型不純物を
イオン注入して前記第1のＰ型ドレイン層に隣接するよ
うに低濃度の第２のＰ型ドレイン層を形成する。このと
き、前記Ｐ型層も兼ねる条件で当該低濃度の第２のＰ型
ドレイン層を形成する。そして、前述したように前記Ｎ
型ウエルにＮ型不純物をイオン注入して前記第２のＰ型
ドレイン層を貫通しながら、前記高濃度のＰ型ソース層
に隣接するようにＮ型ボディ層を形成する。この方法に
よれば、前述した製造方法に比して前記Ｎ型ボディ層上
方に形成されるチャネル層にＰ型層を形成するためのＰ
型不純物のイオン注入工程を省略することができる。

【００１６】更にまた、上記ＤＭＯＳトランジスタにお
いて、各種導電型のボディ層に対応して、それぞれのチ
ャネル層に駆動能力調整用の不純物層を形成すること
で、同一基板上に構成される異なる導電型のトランジス
タの駆動能力を揃えることができる。

【００１７】

【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。

【００１８】図５（Ａ）は本発明のＬＤＭＯＳトランジ
スタを説明するための断面図であり、本発明の目的であ
るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上
させるための構成について説明する。また、図５（Ｂ）
は、図５（Ａ）のＸ−Ｘ線方向の断面図であり、後述す
るゲート電極１８のゲート幅方向の断面図を表してお
り、図示したように後述するＮ型ボディ層１４の表面全
域に渡ってＰ型層１６が形成されている。

【００１９】図５において、１は例えば、Ｐ型半導体基
板（Ｐ−Ｓｕｂ）で、２はＮ型ウエル（ＮＷ）でＬＯＣ
ＯＳ法により形成された素子分離膜３により画定された
前記Ｎ型ウエル２上にＰチャネル型ＤＭＯＳトランジス
タが形成されることになる。

【００２０】４は前記Ｎ型ウエル２上に熱酸化により形
成されたゲート酸化膜で、１８はその上に形成されたゲ
ート電極であり、１２は前記ゲート電極１８の一端部に
隣接するように形成された高濃度のＰ＋型ソース層（Ｐ
＋層１２）と、当該ゲート電極１８の他端部から離間し
た位置に形成された高濃度のＰ＋型ドレイン層（Ｐ＋層
１２）である。そして、１４は前記ソース層側のゲート
電極１８下に形成されるＮ型ボディ層（ＮＢ層）で、そ
の上方に位置するチャネル層には本発明の特徴であるＰ
型層１６が形成されている。また、前記Ｎ型ボディ層１
４から前記チャネル層を通して前記Ｐ＋型ドレイン層
（Ｐ＋層１２）間には低濃度のＰ−型ドレイン層（Ｐ−
層６）が形成されている。

【００２１】ここで、本発明の特徴は、上述したように
ゲート電極１８下のＮ型ボディ層１４上方に位置するチ
ャネル層に、しきい値調整用の低濃度のＰ型層１６が形
成されていることである。

【００２２】これにより、ゲート電極を構成する導電膜
がＮ型である場合に、チャネル領域とゲート電極との仕
事関数の差に起因してＮチャネル型ＤＭＯＳトランジス
タに比べて駆動能力の劣るＰチャネル型ＤＭＯＳトラン
ジスタの駆動能力を向上させることができる。

【００２３】また、これにより、上記課題をゲート電極
の不純物の導電型を代えることによって解決できるけれ
ども、他の回路設計上、あるいは製造上の問題から現実
的でない構成を採用しなくてもすむようになる。

【００２４】尚、本発明の適用は、Ｐチャネル型ＤＭＯ
Ｓトランジスタに限定されるものではなく、同様にＮチ
ャネル型ＤＭＯＳトランジスタの駆動能力を向上させる
ために適用されることを妨げるものではない。この場合
には、前記Ｎ型ボディ層１４のチャネル層位置にＰ型層
１６を形成する代わりに、同様にＰ型ボディ層のチャネ
ル層位置にＮ型層を形成することで、本発明を適用しな
いＮチャネル型ＤＭＯＳトランジスタに比してその駆動
能力を向上させることができる。

【００２５】更に、本発明の適用は、Ｐチャネル型ＤＭ
ＯＳトランジスタあるいはＮチャネル型ＤＭＯＳトラン
ジスタのどちらか一方に限定されるものではなく、異な
る導電型のＤＭＯＳトランジスタを同一基板上に混載す
る複数のＤＭＯＳトランジスタに対して、それぞれ適用
するものであっても良い。この場合、各種導電型のボデ
ィ層のチャネル層位置に形成される各種導電層の形成条
件を調整することで、同一基板上に混載される複数のＤ
ＭＯＳトランジスタの駆動能力を揃えることができる。

【００２６】また、Ｐチャネル型ＤＭＯＳトランジスタ
の駆動能力が増大することで、必要なチャネル幅が小さ
くてすみ、チップサイズの縮小化が図れる。即ち、小さ
い面積で駆動能力を揃えることができる。

【００２７】以下、本発明の製造方法について、上記Ｐ
チャネル型ＤＭＯＳトランジスタの製造方法を一例とし
て説明する。

【００２８】先ず、図１において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板１内にＮ型ウエル２が形成され、各ＭＯ
Ｓトランジスタ毎に素子分離するため、およそ５００ｎ
ｍ程度の素子分離膜３がＬＯＣＯＳ法により形成されて
いる。また、この素子分離膜３以外の活性領域上におよ
そ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜４が熱酸
化により形成されている。そして、レジスト膜５をマス
クにして低濃度のＰ−型層（低濃度の第1のドレイン層
であり、以下Ｐ−層６と称す。）を形成する。即ち、先
ず、レジスト膜５でＰ−層形成領域上以外の領域を被覆
した状態で基板表層に、例えばボロンイオンをおよそ１
２０ＫｅＶの加速電圧で、８．５×１０¹²／ｃｍ²の注
入条件でイオン注入してＰ−層６を形成する。尚、実際
には後工程のアニール工程（例えば、１１００℃のＮ₂
雰囲気中で、２時間）を経て、上記イオン注入された各
イオン種が熱拡散されてＰ−層６となる。

【００２９】続いて、図２において、レジスト膜８をマ
スクにして前記Ｐ−層６に隣接するように低濃度の第２
のドレイン層（以下、ＳＬＰ層９と称す。）を形成す
る。即ち、先ず、レジスト膜８でＳＬＰ層形成領域上以
外の領域を被覆した状態で基板表層に、例えばニフッ化
ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２．
５×１０¹²／ｃｍ²の注入条件でイオン注入して前記Ｐ
−層６に連なるＳＬＰ層９を形成する。

【００３０】更に、図３において、レジスト膜１３をマ
スクにして高濃度のＰ＋型のソース・ドレイン層（以
下、Ｐ＋層１２と称す。）を形成する。即ち、先ず、不
図示のレジスト膜でＰ＋層形成領域上以外の領域を被覆
した状態で基板表層に、例えばニフッ化ボロンイオンを
およそ１４０ＫｅＶの加速電圧で、２×１０¹⁵／ｃｍ²
の注入条件でイオン注入してＰ＋層１２を形成する。

【００３１】次に、レジスト膜１３をマスクにして前記
ＳＬＰ層９を貫通するようにＮ型不純物をイオン注入す
ることで、前記ソース側のＰ＋層１２に隣接するように
Ｎ型ボディ層１４を形成する。即ち、先ず、レジスト膜
１３でＮ型ボディ層形成領域上以外の領域を被覆した状
態で基板表層に、例えばリンイオンをおよそ１９０Ｋｅ
Ｖの加速電圧で、５×１０¹²／ｃｍ²の注入条件でイオ
ン注入してＮ型ボディ層１４を形成する。

【００３２】更に、図４において、前記レジスト膜１３
をマスクにして低濃度のＰ型層１６を形成する。即ち、
レジスト膜１３でＰ型層形成領域（前記Ｎ型ボディ層）
上以外の領域を被覆した状態で基板表層に、例えばニフ
ッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、
３×１０¹²／ｃｍ²の注入条件でイオン注入してＰ型層
１６を形成する。尚、上記図２〜図４に示すイオン注入
工程に関する作業工程順は、適宜変更可能なものであ
る。

【００３３】続いて、図５において、全面におよそ１０
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜に気相からＰＯＣｌ₃を熱拡散源として熱拡散し導
電（Ｎ型）化した後に、このポリシリコン膜上におよそ
１００ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）
膜、更にはおよそ１５０ｎｍ程度のＳｉＯ₂膜を積層
し、不図示のレジスト膜を用いてパターニングして各Ｍ
ＯＳトランジスタ用のゲート電極１８を形成する。尚、
前記ＳｉＯ₂膜は、前記ゲート電極１８をパターニング
形成する際のハードマスクであり、２０は前記Ｎ型ボデ
ィ層１４の電位を取るために前記Ｐ＋型ソース層１２に
隣接する位置に形成されるＮ型拡散層であり、当該Ｎ型
ボディ層１４の電位は、前記Ｎ型ウエル２を介して当該
Ｎ型拡散層２０につながっている。

【００３４】以下、図示した説明は省略するが、全面に
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層１２にコンタクトする金属配線層を形成
することで、前記Ｐチャネル型ＤＭＯＳトランジスタが
完成する。尚、説明は省略したがＮチャネル型ＤＭＯＳ
トランジスタも、前記Ｐチャネル型ＤＭＯＳトランジス
タの形成と同等の工程を経て形成されることになるが、
当然のことながら前述したチャネル層の界面に形成され
るＰ型層１６に相当する形成工程は省略される。

【００３５】しかしながら、本発明はＮチャネル型ＤＭ
ＯＳトランジスタに対するＮ型層の形成を妨げるもので
はなく、Ｐチャネル型ＤＭＯＳトランジスタの駆動能力
とＮチャネル型ＤＭＯＳトランジスタの駆動能力とのバ
ランスを考慮して、それぞれにＰ型層、Ｎ型層を形成す
るものであっても良い。

【００３６】以上説明したように本発明構造では、Ｐチ
ャネル型ＤＭＯＳトランジスタにおいて、Ｎ型ボディ層
１４の上面（ゲート電極１８下のチャネル層の界面）に
Ｐ型層１６を形成したことで、従来構造に比してＰチャ
ネル型ＤＭＯＳトランジスタの駆動能力を向上させるこ
とができ、Ｐ型層１６の濃度を調整することで、Ｎチャ
ネル型ＤＭＯＳトランジスタの駆動能力と同程度に設定
できる。従って、従来のようにＰチャネル型ＤＭＯＳト
ランジスタのスイッチング特性を向上させるための高電
圧が必要なくなる。

【００３７】また、本発明の製造方法のように全ての
（当該Ｐチャネル型ＤＭＯＳトランジスタ用の）イオン
注入工程が終了した後に、ゲート電極１８を形成するた
め、従来の製造方法（ゲート電極を形成した後に、ボデ
ィ層を拡散形成する。）では不可能であった上記したよ
うなＰ型層１６を形成することが可能になる。

【００３８】更に本発明構造では、ゲート電極１８下の
みにＮ型ボディ層１４あるいはＰ型ボディ層（図示せ
ず）が形成されているため、従来構造のようにＰ型ボデ
ィ層あるいはＮ型ボディ層で高濃度のソース層を包み込
むものに比して接合容量の低減化が図れる。

【００３９】また、上記構造ではＰ型ボディ層あるいは
Ｎ型ボディ層をイオン注入で形成しているため、従来の
ような拡散形成したものに比して微細化が可能になる。

【００４０】更に、上記製造方法によれば、拡散により
ボディ層を形成する従来方法のように、ＤＭＯＳトラン
ジスタを形成する際に、ボディ層形成のためのゲート電
極形成後における高温熱処理が必要なくなるため、微細
化プロセスとの混載が可能になる。

【００４１】本発明によれば、Ｎチャネル型ＤＭＯＳト
ランジスタに比べ駆動能力の劣るＰチャネル型ＤＭＯＳ
トランジスタに対して、チャネル層に薄いＰ型不純物層
を形成することで、駆動能力が向上する。

【００４２】また、上記ＤＭＯＳトランジスタにおい
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。

【００４３】また、本発明の製造方法では、ゲート電極
形成前に全ての不純物層の形成が完了してしまうため、
上記構造のＰチャネル型ＤＭＯＳトランジスタを提供で
きる。

【００４４】更に、本発明の他の製造方法について説明
する。

【００４５】本発明の他の製造方法の特徴は、上述した
製造工程におけるＰ−層６、ＳＬＰ層９、Ｎ型ボディ層
１４、そしてＰ型層１６までの形成工程を改善し、製造
工程数の削減を図ることである。

【００４６】即ち、図示した説明は省略するが、本発明
の特徴はボディ層表面に当該ボディ層と逆導電型の不純
物層を形成することで、しきい値電圧を下げ、駆動能力
の向上を図ることである。

【００４７】そこで、他の製造方法では、前記ＳＬＰ層
９とＰ型層１６がほぼ同じ深さに位置することから、Ｐ
型層１６を補償する条件でＳＬＰ層９を形成しておくこ
とで、新たにＮ型ボディ層１４の形成後に、Ｐ型層１６
を形成するためのイオン注入工程を省略することを特徴
とする。

【００４８】このときのＳＬＰ層形成用のイオン注入条
件は、例えばボロンイオンをおよそ５０ＫｅＶの加速電
圧で、２．５×１０¹²／ｃｍ²の注入条件でイオン注入
することで、新たに前記Ｐ型層１６形成用のイオン注入
を行わなくても、しきい値電圧を低下させることができ
る。この場合、Ｎ型ボディ層１４の形成は、およそ１４
０ＫｅＶの加速電圧で１．２×１０¹²／ｃｍ²の注入条
件で、リンイオンをイオン注入する。尚、上述した他の
製造方法もＰチャネル型ＤＭＯＳトランジスタ以外のＮ
チャネル型ＤＭＯＳトランジスタにも適用可能なことは
言うまでもない。

【００４９】

【発明の効果】本発明によれば、同一条件で構成される
Ｎチャネル型ＤＭＯＳトランジスタの駆動能力に比して
劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力の向
上を図ることができる。

【００５０】また、本発明の製造方法では、ゲート電極
の形成前に全ての不純物層の形成が完了してしまうた
め、上記構造のＰチャネル型ＤＭＯＳトランジスタを提
供できる。

【００５１】更に、上記ＤＭＯＳトランジスタにおい
て、各種導電型のボディ層に対応して、それぞれのチャ
ネル層に駆動能力調整用の不純物層を形成することで、
同一基板上に構成される異なる導電型のトランジスタの
駆動能力を揃えることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。

【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。

【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。

【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。

【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。

【図６】従来の半導体装置を示す断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者青山将茂大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5F040 DA01 DA21 DB01 EB01 EC07 EC13 EE01 EE05 EF01 EF18 EK01 EM01 EM02

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体層に形成される高濃度
の逆導電型ソース・ドレイン層と、前記ソース・ドレイ
ン層間に位置するチャネル層上に形成されるゲート電極
と、前記ソース層近傍に形成される一導電型のボディ層
と、前記チャネル層及びドレイン層間に形成される低濃
度の逆導電型ドレイン層とを有する半導体装置におい
て、前記一導電型のボディ層上方部に形成される前記チャネ
ル層に、逆導電型層が形成されていることを特徴とする
半導体装置。
【請求項２】一導電型の半導体層上にゲート酸化膜を
介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高
濃度の逆導電型ソース層と、前記ゲート電極の他端部から離間されて形成される高濃
度の逆導電型ドレイン層と、前記ゲート電極下方から前記逆導電型ドレイン層を取り
囲むように形成される低濃度の逆導電型ドレイン層と、前記ゲート電極下方の前記逆導電型ソース層と前記逆導
電型ドレイン層間に形成される一導電型のボディ層と、前記一導電型のボディ層上方部に形成されるチャネル層
に形成される逆導電型層とを具備したことを特徴とする
請求項１に記載の半導体装置。
【請求項３】前記低濃度の逆導電型ドレイン層が、前
記ゲート電極下方では浅く、前記高濃度の逆導電型ドレ
イン層下方では深く形成されていることを特徴とする請
求項１に記載の半導体装置。
【請求項４】前記トランジスタはＰチャネル型トラン
ジスタであることを特徴とする請求項1に記載の半導体
装置。
【請求項５】前記一導電型のボディ層が前記ゲート電
極下にのみ形成されていることを特徴とする請求項１に
記載の半導体装置。
【請求項６】前記ボディ層はイオン注入によって形成
された不純物領域であることを特徴とする請求項１に記
載の半導体装置。
【請求項７】一導電型の半導体層に形成される高濃度
の逆導電型のソース・ドレイン層と、前記ソース・ドレ
イン層間に位置するチャネル層上に形成されるゲート電
極と、前記ソース層近傍に形成される一導電型のボディ
層と、前記チャネル層及びドレイン層間に形成される低
濃度の逆導電型ドレイン層とを有する半導体装置の製造
方法において、前記ゲート電極の形成に先立ち、前記一導電型の半導体
層に前記一導電型のボディ層を形成する工程と、この
後、前記ボディ層の表面に逆導電型層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】前記半導体層に逆導電型不純物イオンを
注入して低濃度の逆導電型ドレイン層を形成する工程
と、前記半導体層に逆導電型不純物イオンを注入して前記ゲ
ート電極の一端部に隣接するように高濃度の逆導電型ソ
ース層を形成すると共に当該ゲート電極の他端部から離
間した位置に高濃度の逆導電型ドレイン層を形成する工
程と、前記半導体層に一導電型不純物イオンを注入して前記ゲ
ート電極の一端部下方から前記逆導電型ソース層に隣接
するように一導電型のボディ層を形成する工程と、前記半導体層に逆導電型不純物イオンを注入して前記一
導電型のボディ層上方に形成される前記チャネル層に逆
導電型層を形成する工程と、前記半導体層上にゲート酸化膜を介してゲート電極を形
成する工程とを具備したことを特徴とする請求項７に記
載の半導体装置の製造方法。
【請求項９】前記低濃度の逆導電型ドレイン層を形成
する工程は、前記ゲート電極下方では浅く、前記高濃度
の逆導電型ドレイン層下方では深くなるように不純物イ
オンを注入する工程であることを特徴とする請求項８に
記載の半導体装置の製造方法。
【請求項１０】前記ボディ層の形成工程は、イオン注
入工程を含むことを特徴とする請求項８に記載の半導体
装置の製造方法。
【請求項１１】前記方法は同時に他の導電型のトラン
ジスタを形成する工程を含み、さらに前記チャネル層に
逆導電型層を形成する工程は、他のトランジスタの駆動
能力を考慮してしきい値が同程度となるように注入する
不純物濃度を決定する工程を含むことを特徴とする請求
項８に記載の半導体装置の製造方法。
【請求項１２】前記方法は同時に前記低濃度の逆導電
型ドレイン層と前記ボディ層の表面に形成される逆導電
型層とが形成されることを特徴とする請求項７に記載の
半導体装置の製造方法。