JPH04277617A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04277617A JPH04277617A JP3039742A JP3974291A JPH04277617A JP H04277617 A JPH04277617 A JP H04277617A JP 3039742 A JP3039742 A JP 3039742A JP 3974291 A JP3974291 A JP 3974291A JP H04277617 A JPH04277617 A JP H04277617A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，ＭＯＳ およびバイポーラトランジスタの製造方
法に関する。
係り，ＭＯＳ およびバイポーラトランジスタの製造方
法に関する。
【０００２】近年， 半導体装置は特性向上のために，
ソースドレインあるいはベース等の拡散領域の半導体
基板に対する寄生容量の低減を，パターンルールの縮小
化により対応している。
ソースドレインあるいはベース等の拡散領域の半導体
基板に対する寄生容量の低減を，パターンルールの縮小
化により対応している。
【０００３】しかしながら，プロセス中における被膜の
開口窓の寸法や各層間の位置合わせ余裕で最終的な拡散
面積が決まってしまい，これを改善するために引き出し
電極を用いても，各層間の位置合わせ余裕が必要となり
，また引き出し抵抗が生ずるという問題を残す。
開口窓の寸法や各層間の位置合わせ余裕で最終的な拡散
面積が決まってしまい，これを改善するために引き出し
電極を用いても，各層間の位置合わせ余裕が必要となり
，また引き出し抵抗が生ずるという問題を残す。
【０００４】本発明は窓寸法や各層間の位置合わせ余裕
に制限されないで， ソースドレインあるいはベースの
半導体基板に対する寄生容量の低減を図った方法として
利用できる。
に制限されないで， ソースドレインあるいはベースの
半導体基板に対する寄生容量の低減を図った方法として
利用できる。
【０００５】
【従来の技術】図６は従来例によるＭＯＳ およびバイ
ポーラトランジスタの断面図である。以下の説明図は左
側にＭＯＳ ，右側にバイポーラを示す。
ポーラトランジスタの断面図である。以下の説明図は左
側にＭＯＳ ，右側にバイポーラを示す。
【０００６】図において，３１Ａ はｐ型シリコン（ｐ
−Ｓｉ）基板，３１Ｂ はｎ型シリコン（ｎ−Ｓｉ）基
板， ３２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜，３３， ３４はソースドレイン領域，３５はゲート
絶縁膜でＳｉＯ２膜， ３６はゲート， ３７はベース
領域， ３８はベースコンタクト領域， ３９はエミッ
タ領域， ３１０ はエミッタ電極， ３１１， ３１
２は層間絶縁膜でＳｉＯ２膜である。
−Ｓｉ）基板，３１Ｂ はｎ型シリコン（ｎ−Ｓｉ）基
板， ３２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜，３３， ３４はソースドレイン領域，３５はゲート
絶縁膜でＳｉＯ２膜， ３６はゲート， ３７はベース
領域， ３８はベースコンタクト領域， ３９はエミッ
タ領域， ３１０ はエミッタ電極， ３１１， ３１
２は層間絶縁膜でＳｉＯ２膜である。
【０００７】この例において，ソースドレイン領域ある
いはベース拡散領域の面積を決めているのは次の因子で
ある。ＭＯＳ の場合は，ソースドレインの窓の寸法ａ
， および窓のゲート電極， 分離領域端とが接触しな
いための位置合わせ余裕ｂ，ｃである。
いはベース拡散領域の面積を決めているのは次の因子で
ある。ＭＯＳ の場合は，ソースドレインの窓の寸法ａ
， および窓のゲート電極， 分離領域端とが接触しな
いための位置合わせ余裕ｂ，ｃである。
【０００８】バイポーラの場合も，ベースコンタクト窓
の寸法と，この窓がベース拡散領域に包含されるための
位置合わせ余裕である。図７は従来例による引き出し電
極型のＭＯＳ およびバイポーラトランジスタの断面図
である。
の寸法と，この窓がベース拡散領域に包含されるための
位置合わせ余裕である。図７は従来例による引き出し電
極型のＭＯＳ およびバイポーラトランジスタの断面図
である。
【０００９】図において，４１Ａ はｐ−Ｓｉ基板，４
１Ｂ はｎ−Ｓｉ基板， ４２は分離絶縁膜でＳｉＯ２
膜，４３， ４４はソースドレイン領域，４５はゲート
絶縁膜でＳｉＯ２膜， ４６， ４７はソースまたはド
レインの引き出し電極， ４８は層間絶縁膜でＳｉＯ２
膜， ４９はゲート， ４１０ はベース領域， ４１
１ はベースコンタクト領域， ４１２ はエミッタ領
域， ４１３ はベース引き出し電極， ４１４ は層
間絶縁膜でＳｉＯ２膜， ４１５ はエミッタ電極であ
る。
１Ｂ はｎ−Ｓｉ基板， ４２は分離絶縁膜でＳｉＯ２
膜，４３， ４４はソースドレイン領域，４５はゲート
絶縁膜でＳｉＯ２膜， ４６， ４７はソースまたはド
レインの引き出し電極， ４８は層間絶縁膜でＳｉＯ２
膜， ４９はゲート， ４１０ はベース領域， ４１
１ はベースコンタクト領域， ４１２ はエミッタ領
域， ４１３ はベース引き出し電極， ４１４ は層
間絶縁膜でＳｉＯ２膜， ４１５ はエミッタ電極であ
る。
【００１０】この例において，ソースドレイン領域ある
いはベース拡散領域の面積を決めているのは次の因子で
ある。ゲート電極あるいはエミッタ電極形成用の窓が分
離領域端とが接触しないための位置合わせ余裕及び引き
出し電極と基板との接続に必要な余裕ｄである。
いはベース拡散領域の面積を決めているのは次の因子で
ある。ゲート電極あるいはエミッタ電極形成用の窓が分
離領域端とが接触しないための位置合わせ余裕及び引き
出し電極と基板との接続に必要な余裕ｄである。
【００１１】
【発明が解決しようとする課題】従来の半導体装置にお
いては，特性向上のためにコンタクト窓の寸法を小さく
することと位置合わせ精度を向上することにより， 各
拡散領域の面積を縮小化して対処してきた。
いては，特性向上のためにコンタクト窓の寸法を小さく
することと位置合わせ精度を向上することにより， 各
拡散領域の面積を縮小化して対処してきた。
【００１２】しかしながら，このような手段では露光装
置の能力以上には各拡散領域の面積を縮小できず，各拡
散領域の基板に対する寄生容量を低減して高速化を図る
ことは困難であった。
置の能力以上には各拡散領域の面積を縮小できず，各拡
散領域の基板に対する寄生容量を低減して高速化を図る
ことは困難であった。
【００１３】本発明は露光装置の能力で制限されること
なく， 素子の各拡散領域の面積を縮小し， 寄生容量
を低減してデバイスの高速化を図ることを目的とする。
なく， 素子の各拡散領域の面積を縮小し， 寄生容量
を低減してデバイスの高速化を図ることを目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，１）
半導体基板（１Ａ）上のゲート形成領域上に，パターニ
ングされた仮被膜（５） を形成する工程と，該仮被膜
（５） の側面にかつ該基板に接して第１の導電膜（６
） からなる側壁（２０Ａ） を形成する工程と，該仮
被膜（５） を除去する工程と， 該側壁（２０Ａ）
の側面に絶縁膜（７） からなる側壁を形成する工程と
，該側壁（２０Ａ）をゲート形成領域の両側に２分割す
る工程と，該基板を熱酸化して，基板表面にゲート酸化
膜（９） を形成する工程と，該基板上に第２の導電膜
（１２）を被着し，該第２の導電膜（１２）に該基板と
は反対導電型不純物を導入する工程と， 該基板を熱処
理して， 該不純物を側壁（２０Ａ） を通して該基板
に導入してソースドレイン領域（１５Ａ）を形成する工
程と， 該第２の導電膜（１２）を等方性エッチングし
て， 該絶縁膜（７）間に挟まれた部分を残して該第２
の導電膜（１２）からなるゲート（１０Ａ） を形成す
る工程とを有する半導体装置の製造方法，あるいは ２）半導体基板（１Ｂ）上のエミッタ形成領域上に，パ
ターニングされた仮被膜（５）を形成する工程と，該仮
被膜（５） の側面にかつ該基板に接して第１の導電膜
（６）からなる側壁（２０Ｂ） を形成する工程と，該
仮被膜（５） を除去する工程と， 該側壁（２０Ｂ）
の側面に絶縁膜（７） からなる側壁を形成する工程
と，該基板に該基板とは反対導電型不純物を導入する工
程と， 該基板上に第２の導電膜（１２）を被着し，該
第２の導電膜（１２）に該基板と同じ導電型不純物を導
入する工程と， 該基板を熱処理して， 該不純物を側
壁（２０Ｂ） を通して該基板に導入してベースコンタ
クト領域（１５Ｂ） を形成し，同時に該熱処理により
ベース領域（１６）とエミッタ領域（１７）を形成する
工程と， 該第２の導電膜（１２）を等方性エッチング
して， 該絶縁膜（７） 間に挟まれた部分を残して該
第２の導電膜（１２）からなるエミッタ電極（１０Ｂ）
を形成する工程とを有する半導体装置の製造方法によ
り達成される。
半導体基板（１Ａ）上のゲート形成領域上に，パターニ
ングされた仮被膜（５） を形成する工程と，該仮被膜
（５） の側面にかつ該基板に接して第１の導電膜（６
） からなる側壁（２０Ａ） を形成する工程と，該仮
被膜（５） を除去する工程と， 該側壁（２０Ａ）
の側面に絶縁膜（７） からなる側壁を形成する工程と
，該側壁（２０Ａ）をゲート形成領域の両側に２分割す
る工程と，該基板を熱酸化して，基板表面にゲート酸化
膜（９） を形成する工程と，該基板上に第２の導電膜
（１２）を被着し，該第２の導電膜（１２）に該基板と
は反対導電型不純物を導入する工程と， 該基板を熱処
理して， 該不純物を側壁（２０Ａ） を通して該基板
に導入してソースドレイン領域（１５Ａ）を形成する工
程と， 該第２の導電膜（１２）を等方性エッチングし
て， 該絶縁膜（７）間に挟まれた部分を残して該第２
の導電膜（１２）からなるゲート（１０Ａ） を形成す
る工程とを有する半導体装置の製造方法，あるいは ２）半導体基板（１Ｂ）上のエミッタ形成領域上に，パ
ターニングされた仮被膜（５）を形成する工程と，該仮
被膜（５） の側面にかつ該基板に接して第１の導電膜
（６）からなる側壁（２０Ｂ） を形成する工程と，該
仮被膜（５） を除去する工程と， 該側壁（２０Ｂ）
の側面に絶縁膜（７） からなる側壁を形成する工程
と，該基板に該基板とは反対導電型不純物を導入する工
程と， 該基板上に第２の導電膜（１２）を被着し，該
第２の導電膜（１２）に該基板と同じ導電型不純物を導
入する工程と， 該基板を熱処理して， 該不純物を側
壁（２０Ｂ） を通して該基板に導入してベースコンタ
クト領域（１５Ｂ） を形成し，同時に該熱処理により
ベース領域（１６）とエミッタ領域（１７）を形成する
工程と， 該第２の導電膜（１２）を等方性エッチング
して， 該絶縁膜（７） 間に挟まれた部分を残して該
第２の導電膜（１２）からなるエミッタ電極（１０Ｂ）
を形成する工程とを有する半導体装置の製造方法によ
り達成される。
【００１５】
【作用】図１は本発明の原理を説明する断面図である。
図において，１Ａはｐ−Ｓｉ基板，１Ｂはｎ−Ｓｉ基板
， ４は分離絶縁膜でＳｉＯ２膜，７は絶縁膜で窒化シ
リコン（Ｓｉ３Ｎ４） 膜，９はゲート絶縁膜でＳｉＯ
２膜， １０Ａ はゲート，１０Ｂ はエミッタ電極，
１３は層間絶縁膜で気相成長（ＣＶＤ） によるＳｉ
Ｏ２（ＣＶＤ ＳｉＯ２）膜， １４はスピンオングラ
ス（ＳＯＧ） 膜， １５Ａ はソースドレイン領域，
１５Ｂ はベースコンタクト領域， １６はベース領域
， １７はエミッタ領域， １８は金属配線， ２０Ａ
はソースドレイン引き出し電極， ２０Ｂ はベース
引き出し電極である。
， ４は分離絶縁膜でＳｉＯ２膜，７は絶縁膜で窒化シ
リコン（Ｓｉ３Ｎ４） 膜，９はゲート絶縁膜でＳｉＯ
２膜， １０Ａ はゲート，１０Ｂ はエミッタ電極，
１３は層間絶縁膜で気相成長（ＣＶＤ） によるＳｉ
Ｏ２（ＣＶＤ ＳｉＯ２）膜， １４はスピンオングラ
ス（ＳＯＧ） 膜， １５Ａ はソースドレイン領域，
１５Ｂ はベースコンタクト領域， １６はベース領域
， １７はエミッタ領域， １８は金属配線， ２０Ａ
はソースドレイン引き出し電極， ２０Ｂ はベース
引き出し電極である。
【００１６】本発明では，基板上にゲートあるいはエミ
ッタ電極を形成する位置に仮被膜（図２（Ｃ） の符号
５）のパターンを形成し，このパターンに自己整合して
，このパターンの側面に半導体膜からなりゲートあるい
はエミッタ電極となる側壁を形成し，この側壁を拡散源
としてソースドレイン領域あるいはベースコンタクト領
域を形成している。
ッタ電極を形成する位置に仮被膜（図２（Ｃ） の符号
５）のパターンを形成し，このパターンに自己整合して
，このパターンの側面に半導体膜からなりゲートあるい
はエミッタ電極となる側壁を形成し，この側壁を拡散源
としてソースドレイン領域あるいはベースコンタクト領
域を形成している。
【００１７】そのために，コンタクト窓の寸法は側壁の
寸法で決まり，各層間の位置合わせ余裕は見込む必要が
ないため，ソースドレイン領域あるいはベースコンタク
ト領域の面積を縮小することができる。
寸法で決まり，各層間の位置合わせ余裕は見込む必要が
ないため，ソースドレイン領域あるいはベースコンタク
ト領域の面積を縮小することができる。
【００１８】
【実施例】図２ （Ａ）〜（Ｃ） ， 図３ （Ｄ）〜
（Ｅ） ， 図４ （Ｆ）〜（Ｈ） ， 図５ （Ｉ）
，（Ｊ）は本発明の一実施例を説明する断面図と平面図
である。
（Ｅ） ， 図４ （Ｆ）〜（Ｈ） ， 図５ （Ｉ）
，（Ｊ）は本発明の一実施例を説明する断面図と平面図
である。
【００１９】図２（Ａ） において，ウエル形成等の手
法を用いてＳｉ基板に， ｐ−Ｓｉ基板１Ａ，ｎ−Ｓｉ
基板１Ｂを形成する。 つぎに，基板表面を熱酸化して厚さ５０〜２００ Åの
ＳｉＯ２膜２を形成し，その上にＣＶＤ 法により厚さ
１０００〜２０００ÅのＳｉ３Ｎ４ 膜３を成長する。
法を用いてＳｉ基板に， ｐ−Ｓｉ基板１Ａ，ｎ−Ｓｉ
基板１Ｂを形成する。 つぎに，基板表面を熱酸化して厚さ５０〜２００ Åの
ＳｉＯ２膜２を形成し，その上にＣＶＤ 法により厚さ
１０００〜２０００ÅのＳｉ３Ｎ４ 膜３を成長する。
【００２０】図２（Ｂ） において，Ｓｉ３Ｎ４ 膜３
をパターニングして，ＭＯＳ またはバイポーラトラン
ジスタの動作領域に対応する領域を残す。つぎに， パ
ターニングされたＳｉ３Ｎ４ 膜３を耐酸化マスクにし
て基板を選択酸化して分離絶縁膜として厚さ３０００〜
５０００ÅのＳｉＯ２膜膜４を形成する。
をパターニングして，ＭＯＳ またはバイポーラトラン
ジスタの動作領域に対応する領域を残す。つぎに， パ
ターニングされたＳｉ３Ｎ４ 膜３を耐酸化マスクにし
て基板を選択酸化して分離絶縁膜として厚さ３０００〜
５０００ÅのＳｉＯ２膜膜４を形成する。
【００２１】図２（Ｃ） において，Ｓｉ３Ｎ４ 膜３
とＳｉＯ２膜膜２を除去し，ＣＶＤ 法により基板上に
仮被膜として厚さ２０００〜４０００ÅのＳｉ３Ｎ４
膜５を成長し，断面図および平面図に示すようにパター
ニングする。
とＳｉＯ２膜膜２を除去し，ＣＶＤ 法により基板上に
仮被膜として厚さ２０００〜４０００ÅのＳｉ３Ｎ４
膜５を成長し，断面図および平面図に示すようにパター
ニングする。
【００２２】仮被膜としては，除去の際のエッチングに
おいて基板および後記第１の導電膜のポリシリコン膜６
と選択比のとれる材料を選ぶ。以下の各図においては，
断面図は平面図の一点鎖線で示される部分の断面を示す
。
おいて基板および後記第１の導電膜のポリシリコン膜６
と選択比のとれる材料を選ぶ。以下の各図においては，
断面図は平面図の一点鎖線で示される部分の断面を示す
。
【００２３】つぎに，ＣＶＤ 法により基板上に第１の
導電膜として厚さ３０００〜５０００Åのポリシリコン
膜６を成長する。つぎに，レジストマスクを用いて，Ｍ
ＯＳ トランジスタ領域にソースドレイン領域形成用の
砒素イオン （Ａｓ＋ ） を注入する。
導電膜として厚さ３０００〜５０００Åのポリシリコン
膜６を成長する。つぎに，レジストマスクを用いて，Ｍ
ＯＳ トランジスタ領域にソースドレイン領域形成用の
砒素イオン （Ａｓ＋ ） を注入する。
【００２４】Ａｓ＋ の注入条件は， エネルギー４０
〜７０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２で
ある。注入後はレジストマスクを除去する。つぎに，別
のレジストマスクを用いて，バイポーラトランジスタ領
域にベースコンタクト領域形成用の硼素イオン（Ｂ＋
） を注入する。
〜７０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２で
ある。注入後はレジストマスクを除去する。つぎに，別
のレジストマスクを用いて，バイポーラトランジスタ領
域にベースコンタクト領域形成用の硼素イオン（Ｂ＋
） を注入する。
【００２５】Ｂ＋ の注入条件は， エネルギー３０〜
４０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２であ
る。注入後はレジストマスクを除去する。図３（Ｄ）
において，反応性イオンエッチング（ＲＩＥ） 法によ
り，ポリシリコン膜６を，Ｓｉ３Ｎ４ 膜５の側壁に残
して，ソースドレイン電極２０Ａ とベース電極２０Ｂ
を形成する。
４０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２であ
る。注入後はレジストマスクを除去する。図３（Ｄ）
において，反応性イオンエッチング（ＲＩＥ） 法によ
り，ポリシリコン膜６を，Ｓｉ３Ｎ４ 膜５の側壁に残
して，ソースドレイン電極２０Ａ とベース電極２０Ｂ
を形成する。
【００２６】図３（Ｅ） において，熱燐酸を用いて仮
被膜のＳｉ３Ｎ４ 膜５を除去する。つぎに，ＣＶＤ
法により基板上に絶縁膜として厚さ１０００〜２０００
ÅのＳｉ３Ｎ４ 膜７を成長し， ＲＩＥ 法によりポ
リシリコン膜６の側壁に残す。
被膜のＳｉ３Ｎ４ 膜５を除去する。つぎに，ＣＶＤ
法により基板上に絶縁膜として厚さ１０００〜２０００
ÅのＳｉ３Ｎ４ 膜７を成長し， ＲＩＥ 法によりポ
リシリコン膜６の側壁に残す。
【００２７】つぎに， 平面図に示されるように， ポ
リシリコン膜６をパターニングして動作領域上の部分を
残す。図４（Ｆ） において，熱酸化により基板上に厚
さ５０〜１５０ ÅのＳｉＯ２膜９を形成する。この膜
はＭＯＳ ではゲート絶縁膜となる。バイポーラではイ
オン注入の際のスルー酸化膜となる。
リシリコン膜６をパターニングして動作領域上の部分を
残す。図４（Ｆ） において，熱酸化により基板上に厚
さ５０〜１５０ ÅのＳｉＯ２膜９を形成する。この膜
はＭＯＳ ではゲート絶縁膜となる。バイポーラではイ
オン注入の際のスルー酸化膜となる。
【００２８】このとき，ポリシリコン膜６の上部の露出
した部分は酸化されてＳｉＯ２膜９’ が形成される。 つぎに， 基板上のバイポーラ領域以外の領域にレジス
ト膜１１を形成し，ベース領域形成のために Ｂ＋ を
注入する。
した部分は酸化されてＳｉＯ２膜９’ が形成される。 つぎに， 基板上のバイポーラ領域以外の領域にレジス
ト膜１１を形成し，ベース領域形成のために Ｂ＋ を
注入する。
【００２９】Ｂ＋ の注入条件は， エネルギー１０〜
３５ ＫｅＶ， ドーズ量（３〜７）×１０１３ｃｍ−
２である。つぎに，レジスト膜１１をエッチングマスク
にしてバイポーラ領域のＳｉＯ２膜９を除去する。
３５ ＫｅＶ， ドーズ量（３〜７）×１０１３ｃｍ−
２である。つぎに，レジスト膜１１をエッチングマスク
にしてバイポーラ領域のＳｉＯ２膜９を除去する。
【００３０】この場合，ＳｉＯ２膜９’ はポリシリコ
ンを酸化して形成されているため，厚く形成されている
ので，ベース電極２０Ｂ（ポリシリコン膜６） 上に残
る。つぎに，レジストマスクを除去する。
ンを酸化して形成されているため，厚く形成されている
ので，ベース電極２０Ｂ（ポリシリコン膜６） 上に残
る。つぎに，レジストマスクを除去する。
【００３１】図４（Ｇ） において，ＣＶＤ 法により
基板上に第２の導電膜として厚さ ５００〜２０００Å
のポリシリコン膜１２を成長する。つぎに， 基板全面
にＡｓ＋ を注入する。
基板上に第２の導電膜として厚さ ５００〜２０００Å
のポリシリコン膜１２を成長する。つぎに， 基板全面
にＡｓ＋ を注入する。
【００３２】Ａｓ＋ の注入条件は， エネルギー４０
〜７０ ＫｅＶ， ドーズ量（１〜２）×１０１６ｃｍ
−２である。図４（Ｈ） において， 等方性エッチン
グ法により，ポリシリコン膜１２をエッチングし， Ｓ
ｉ３Ｎ４ 膜７に囲まれた領域内にのみ埋もれた形で残
し， ゲート１０Ａ とエミッタ電極１０Ｂ を形成す
る。
〜７０ ＫｅＶ， ドーズ量（１〜２）×１０１６ｃｍ
−２である。図４（Ｈ） において， 等方性エッチン
グ法により，ポリシリコン膜１２をエッチングし， Ｓ
ｉ３Ｎ４ 膜７に囲まれた領域内にのみ埋もれた形で残
し， ゲート１０Ａ とエミッタ電極１０Ｂ を形成す
る。
【００３３】つぎに， レジストマスクを用いて， ゲ
ート１０Ａ とエミッタ電極１０Ｂ をコントロールエ
ッチして動作領域上の部分を薄膜化する。図の段差はこ
の境界を示す。図５（Ｉ） において，基板上全面に厚
さ１０００ÅのＣＶＤ ＳｉＯ２膜１３Ａ 成長し，そ
の上に厚さ２０００〜３０００ÅのＳＯＧ 膜１４を回
転塗布する。
ート１０Ａ とエミッタ電極１０Ｂ をコントロールエ
ッチして動作領域上の部分を薄膜化する。図の段差はこ
の境界を示す。図５（Ｉ） において，基板上全面に厚
さ１０００ÅのＣＶＤ ＳｉＯ２膜１３Ａ 成長し，そ
の上に厚さ２０００〜３０００ÅのＳＯＧ 膜１４を回
転塗布する。
【００３４】つぎに， １０００〜１０５０℃で１０〜
３０秒の熱処理を行い， ソースドレイン領域１５Ａ
およびベースコンタクト領域１５Ｂ を形成する。この
熱処理により，同時にベース領域１６， エミッタ領域
１７も形成される。
３０秒の熱処理を行い， ソースドレイン領域１５Ａ
およびベースコンタクト領域１５Ｂ を形成する。この
熱処理により，同時にベース領域１６， エミッタ領域
１７も形成される。
【００３５】つぎに， ゲート１０Ａ とエミッタ電極
１０Ｂ の一部（動作領域以外の部分）とソースドレイ
ン電極２０Ａ とベース電極２０Ｂ の上部が露出する
ように， ＳＯＧ 膜１４とＳｉＯ２膜１３， ９’
とＳｉ３Ｎ４ 膜７をコントロールエッチする。
１０Ｂ の一部（動作領域以外の部分）とソースドレイ
ン電極２０Ａ とベース電極２０Ｂ の上部が露出する
ように， ＳＯＧ 膜１４とＳｉＯ２膜１３， ９’
とＳｉ３Ｎ４ 膜７をコントロールエッチする。
【００３６】図５（Ｊ） において，スパッタ法により
基板上に厚さ３０００〜７０００Åのアルミニウム（Ａ
ｌ）または銅（Ｃｕ）の配線膜１８を被着し，ゲート１
０Ａ ， エミッタ電極１０Ｂ ，ソースドレイン電極
２０Ａ ， ベース電極２０Ｂ をそれぞれ別々に覆い
引き出すようにパターニングする。
基板上に厚さ３０００〜７０００Åのアルミニウム（Ａ
ｌ）または銅（Ｃｕ）の配線膜１８を被着し，ゲート１
０Ａ ， エミッタ電極１０Ｂ ，ソースドレイン電極
２０Ａ ， ベース電極２０Ｂ をそれぞれ別々に覆い
引き出すようにパターニングする。
【００３７】以上でデバイスが完成する。実施例では，
バイポーラ−ＭＯＳ デバイスについて説明したが，
単独のバイポーラデバイス，またはＭＯＳ デバイスに
ついても本発明は適用できる。
バイポーラ−ＭＯＳ デバイスについて説明したが，
単独のバイポーラデバイス，またはＭＯＳ デバイスに
ついても本発明は適用できる。
【００３８】また， 実施例ではｎチャネルＭＯＳ ト
ランジスタとｎｐｎ トランジスタについて説明したが
， 各部の導電型を反対にしてｐチャネルＭＯＳ トラ
ンジスタとｐｎｐ トランジスタにも本発明は適用でき
る。
ランジスタとｎｐｎ トランジスタについて説明したが
， 各部の導電型を反対にしてｐチャネルＭＯＳ トラ
ンジスタとｐｎｐ トランジスタにも本発明は適用でき
る。
【００３９】また， ＭＯＳ トランジスタの構造とし
て， ホットエレクトロン対策を考慮したＬＤＤ 構造
（ソースドレイン領域がオフセット構造のもの）であっ
てもよい。また，電極はポリシリコン膜に限定すること
なく，高融点金属またはそのシリサイド膜，あるいはそ
の他の金属膜であってもよい。
て， ホットエレクトロン対策を考慮したＬＤＤ 構造
（ソースドレイン領域がオフセット構造のもの）であっ
てもよい。また，電極はポリシリコン膜に限定すること
なく，高融点金属またはそのシリサイド膜，あるいはそ
の他の金属膜であってもよい。
【００４０】また，ゲートはｎ型に限定せず，ｐ型であ
ってもよい。
ってもよい。
【００４１】
【発明の効果】露光装置の能力で制限されることなく，
素子の各拡散領域の面積を縮小でき，寄生容量を低減
した高速デバイスが得られた。
素子の各拡散領域の面積を縮小でき，寄生容量を低減
した高速デバイスが得られた。
【図１】 本発明の原理を説明する断面図
【図２】
本発明の一実施例を説明する断面図と平面図（１）
本発明の一実施例を説明する断面図と平面図（１）
【図３】 本発明の一実施例を説明する断面図と平面
図（２）
図（２）
【図４】 本発明の一実施例を説明する断面図と平面
図（３）
図（３）
【図５】 本発明の一実施例を説明する断面図と平面
図（４）
図（４）
【図６】 従来例によるＭＯＳ およびバイポーラト
ランジスタの断面図
ランジスタの断面図
【図７】 従来例による引き出し電極型のＭＯＳ お
よびバイポーラトランジスタの断面図
よびバイポーラトランジスタの断面図
１Ａ ｐ−Ｓｉ基板
１Ｂ ｎ−Ｓｉ基板
２ 絶縁膜で熱酸化ＳｉＯ２膜
３ 耐酸化膜でＳｉ３Ｎ４ 膜
４ 分離絶縁膜でＳｉＯ２膜
５ 仮被膜でＳｉ３Ｎ４ 膜
６ 第１の導電膜でポリシリコン膜
７ 絶縁膜でＳｉ３Ｎ４ 膜
９ ゲート絶縁膜でＳｉＯ２膜
９’ ポリシリコン膜６を熱酸化したＳｉＯ２膜１０Ａ
ゲート（ポリシリコン膜１２からなる）１０Ｂ エミ
ッタ電極（ポリシリコン膜１２からなる）１１ レジ
スト膜 １２ 第２の導電膜でポリシリコン膜１３ 層間絶
縁膜でＣＶＤ ＳｉＯ２膜１４ ＳＯＧ 膜 １５Ａ ソースドレイン領域 １５Ｂ ベースコンタクト領域 １６ ベース領域 １７ エミッタ領域 １８ 金属配線
ゲート（ポリシリコン膜１２からなる）１０Ｂ エミ
ッタ電極（ポリシリコン膜１２からなる）１１ レジ
スト膜 １２ 第２の導電膜でポリシリコン膜１３ 層間絶
縁膜でＣＶＤ ＳｉＯ２膜１４ ＳＯＧ 膜 １５Ａ ソースドレイン領域 １５Ｂ ベースコンタクト領域 １６ ベース領域 １７ エミッタ領域 １８ 金属配線
Claims (2)
- 【請求項１】 半導体基板（１Ａ）上のゲート形成領
域上に，パターニングされた仮被膜（５） を形成する
工程と，該仮被膜（５） の側面にかつ該基板に接して
第１の導電膜（６） からなる側壁（２０Ａ） を形成
する工程と，該仮被膜（５） を除去する工程と，該側
壁（２０Ａ） の側面に絶縁膜（７） からなる側壁を
形成する工程と，該側壁（２０Ａ） をゲート形成領域
の両側に２分割する工程と，該基板を熱酸化して，基板
表面にゲート酸化膜（９） を形成する工程と，該基板
上に第２の導電膜（１２）を被着し，該第２の導電膜（
１２）に該基板とは反対導電型不純物を導入する工程と
，該基板を熱処理して，該不純物を側壁（２０Ａ） を
通して該基板に導入してソースドレイン領域（１５Ａ）
を形成する工程と，該第２の導電膜（１２）を等方性
エッチングして， 該絶縁膜（７） 間に挟まれた部分
を残して該第２の導電膜（１２）からなるゲート（１０
Ａ） を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 半導体基板（１Ｂ）上のエミッタ形成
領域上に，パターニングされた仮被膜（５） を形成す
る工程と，該仮被膜（５） の側面にかつ該基板に接し
て第１の導電膜（６） からなる側壁（２０Ｂ） を形
成する工程と，該仮被膜（５） を除去する工程と，該
側壁（２０Ｂ） の側面に絶縁膜（７） からなる側壁
を形成する工程と，該基板に該基板とは反対導電型不純
物を導入する工程と，該基板上に第２の導電膜（１２）
を被着し，該第２の導電膜（１２）に該基板と同じ導電
型不純物を導入する工程と，該基板を熱処理して， 該
不純物を側壁（２０Ｂ） を通して該基板に導入してベ
ースコンタクト領域（１５Ｂ） を形成し，同時に該熱
処理によりベース領域（１６）とエミッタ領域（１７）
を形成する工程と，該第２の導電膜（１２）を等方性エ
ッチングして， 該絶縁膜（７） 間に挟まれた部分を
残して該第２の導電膜（１２）からなるエミッタ電極（
１０Ｂ） を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039742A JPH04277617A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
| US07/846,910 US5270249A (en) | 1991-03-06 | 1992-03-06 | Fabrication process of a semiconductor device having a reduced parasitic capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039742A JPH04277617A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277617A true JPH04277617A (ja) | 1992-10-02 |
Family
ID=12561419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039742A Withdrawn JPH04277617A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270249A (ja) |
| JP (1) | JPH04277617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858845A (en) * | 1994-09-27 | 1999-01-12 | Micron Technology, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
| US5378641A (en) * | 1993-02-22 | 1995-01-03 | Micron Semiconductor, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
| JP3344436B2 (ja) * | 1993-11-15 | 2002-11-11 | 富士ゼロックス株式会社 | 画像記録装置 |
| US5733812A (en) * | 1993-11-15 | 1998-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same |
| US6008096A (en) * | 1997-01-29 | 1999-12-28 | Advanced Micro Devices, Inc. | Ultra short transistor fabrication method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808548A (en) * | 1985-09-18 | 1989-02-28 | Advanced Micro Devices, Inc. | Method of making bipolar and MOS devices on same integrated circuit substrate |
| DE3825701A1 (de) * | 1987-07-29 | 1989-02-09 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines bipolaren transistors |
| JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
| US4963502A (en) * | 1988-08-25 | 1990-10-16 | Texas Instruments, Incorporated | Method of making oxide-isolated source/drain transistor |
| JPH0744275B2 (ja) * | 1988-10-06 | 1995-05-15 | 日本電気株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| JPH02199868A (ja) * | 1989-01-30 | 1990-08-08 | Oki Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
| JP2596607B2 (ja) * | 1989-01-31 | 1997-04-02 | 沖電気工業株式会社 | Ｍｏｓトランジスタの製造方法 |
-
1991
- 1991-03-06 JP JP3039742A patent/JPH04277617A/ja not_active Withdrawn
-
1992
- 1992-03-06 US US07/846,910 patent/US5270249A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
Also Published As
| Publication number | Publication date |
|---|---|
| US5270249A (en) | 1993-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |