JPH04277621A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04277621A JPH04277621A JP3974391A JP3974391A JPH04277621A JP H04277621 A JPH04277621 A JP H04277621A JP 3974391 A JP3974391 A JP 3974391A JP 3974391 A JP3974391 A JP 3974391A JP H04277621 A JPH04277621 A JP H04277621A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- gate
- region
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 239000012535 impurity Substances 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 61
- 235000012239 silicon dioxide Nutrition 0.000 description 30
- 239000000377 silicon dioxide Substances 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000002513 implantation Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，ＭＯＳ およびバイポーラトランジスタの製造方
法に関する。
係り，ＭＯＳ およびバイポーラトランジスタの製造方
法に関する。
【０００２】近年， 半導体装置は特性向上のために，
ソースドレインあるいはベース等の拡散領域の半導体
基板に対する寄生容量の低減を，パターンルールの縮小
化により対応している。
ソースドレインあるいはベース等の拡散領域の半導体
基板に対する寄生容量の低減を，パターンルールの縮小
化により対応している。
【０００３】しかしながら，プロセス中における被膜の
開口窓の寸法や各層間の位置合わせ余裕で最終的な拡散
面積が決まってしまい，これを改善するために引き出し
電極を用いても，各層間の位置合わせ余裕が必要となり
，また引き出し抵抗が生ずるという問題を残す。
開口窓の寸法や各層間の位置合わせ余裕で最終的な拡散
面積が決まってしまい，これを改善するために引き出し
電極を用いても，各層間の位置合わせ余裕が必要となり
，また引き出し抵抗が生ずるという問題を残す。
【０００４】本発明は窓寸法や各層間の位置合わせ余裕
に制限されないで， ソースドレインあるいはベースの
半導体基板に対する寄生容量の低減を図った方法として
利用できる。
に制限されないで， ソースドレインあるいはベースの
半導体基板に対する寄生容量の低減を図った方法として
利用できる。
【０００５】
【従来の技術】図６は従来例によるＭＯＳ およびバイ
ポーラトランジスタの断面図である。以下の説明図は左
側にＭＯＳ ，右側にバイポーラを示す。
ポーラトランジスタの断面図である。以下の説明図は左
側にＭＯＳ ，右側にバイポーラを示す。
【０００６】図において，３１Ａ はｐ型シリコン（ｐ
−Ｓｉ）基板，３１Ｂ はｎ型シリコン（ｎ−Ｓｉ）基
板， ３２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜，３３， ３４はソースドレイン領域，３５はゲート
絶縁膜でＳｉＯ２膜， ３６はゲート， ３７はベース
領域， ３８はベースコンタクト領域， ３９はエミッ
タ領域， ３１０ はエミッタ電極， ３１１， ３１
２は層間絶縁膜でＳｉＯ２膜である。
−Ｓｉ）基板，３１Ｂ はｎ型シリコン（ｎ−Ｓｉ）基
板， ３２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜，３３， ３４はソースドレイン領域，３５はゲート
絶縁膜でＳｉＯ２膜， ３６はゲート， ３７はベース
領域， ３８はベースコンタクト領域， ３９はエミッ
タ領域， ３１０ はエミッタ電極， ３１１， ３１
２は層間絶縁膜でＳｉＯ２膜である。
【０００７】この例において，ソースドレイン領域ある
いはベース拡散領域の面積を決めているのは次の因子で
ある。ＭＯＳ の場合は，ソースドレインの窓の寸法ａ
， および窓のゲート電極， 分離領域端とが接触しな
いための位置合わせ余裕ｂ，ｃである。
いはベース拡散領域の面積を決めているのは次の因子で
ある。ＭＯＳ の場合は，ソースドレインの窓の寸法ａ
， および窓のゲート電極， 分離領域端とが接触しな
いための位置合わせ余裕ｂ，ｃである。
【０００８】バイポーラの場合も，ベースコンタクト窓
の寸法と，この窓がベース拡散領域に包含されるための
位置合わせ余裕である。図７は従来例による引き出し電
極型のＭＯＳ およびバイポーラトランジスタの断面図
である。
の寸法と，この窓がベース拡散領域に包含されるための
位置合わせ余裕である。図７は従来例による引き出し電
極型のＭＯＳ およびバイポーラトランジスタの断面図
である。
【０００９】図において，４１Ａ はｐ−Ｓｉ基板，４
１Ｂ はｎ−Ｓｉ基板， ４２は分離絶縁膜でＳｉＯ２
膜，４３， ４４はソースドレイン領域，４５はゲート
絶縁膜でＳｉＯ２膜， ４６， ４７はソースまたはド
レインの引き出し電極， ４８は層間絶縁膜でＳｉＯ２
膜， ４９はゲート， ４１０ はベース領域， ４１
１ はベースコンタクト領域， ４１２ はエミッタ領
域， ４１３ はベース引き出し電極， ４１４ は層
間絶縁膜でＳｉＯ２膜， ４１５ はエミッタ電極であ
る。
１Ｂ はｎ−Ｓｉ基板， ４２は分離絶縁膜でＳｉＯ２
膜，４３， ４４はソースドレイン領域，４５はゲート
絶縁膜でＳｉＯ２膜， ４６， ４７はソースまたはド
レインの引き出し電極， ４８は層間絶縁膜でＳｉＯ２
膜， ４９はゲート， ４１０ はベース領域， ４１
１ はベースコンタクト領域， ４１２ はエミッタ領
域， ４１３ はベース引き出し電極， ４１４ は層
間絶縁膜でＳｉＯ２膜， ４１５ はエミッタ電極であ
る。
【００１０】この例において，ソースドレイン領域ある
いはベース拡散領域の面積を決めているのは次の因子で
ある。ゲート電極あるいはエミッタ電極形成用の窓が分
離領域端とが接触しないための位置合わせ余裕及び引き
出し電極と基板との接続に必要な余裕ｄである。
いはベース拡散領域の面積を決めているのは次の因子で
ある。ゲート電極あるいはエミッタ電極形成用の窓が分
離領域端とが接触しないための位置合わせ余裕及び引き
出し電極と基板との接続に必要な余裕ｄである。
【００１１】
【発明が解決しようとする課題】従来の半導体装置にお
いては，特性向上のためにコンタクト窓の寸法を小さく
することと位置合わせ精度を向上することにより， 各
拡散領域の面積を縮小化して対処してきた。
いては，特性向上のためにコンタクト窓の寸法を小さく
することと位置合わせ精度を向上することにより， 各
拡散領域の面積を縮小化して対処してきた。
【００１２】しかしながら，このような手段では露光装
置の能力以上には各拡散領域の面積を縮小できず，各拡
散領域の基板に対する寄生容量を低減して高速化を図る
ことは困難であった。
置の能力以上には各拡散領域の面積を縮小できず，各拡
散領域の基板に対する寄生容量を低減して高速化を図る
ことは困難であった。
【００１３】本発明は露光装置の能力で制限されること
なく， 素子の各拡散領域の面積を縮小し， 寄生容量
を低減してデバイスの高速化を図ることを目的とする。
なく， 素子の各拡散領域の面積を縮小し， 寄生容量
を低減してデバイスの高速化を図ることを目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，１）
半導体基板（１Ａ）上にゲート絶縁膜（５） を介して
ゲート（１０Ａ） を形成し，該ゲートの上面および側
面に絶縁膜（７），（８） を被着する工程と， 該基
板上に導電膜（９） を被着し，該導電膜に該基板とは
反対導電型不純物を導入する工程と， 反応性イオンエ
ッチング（ＲＩＥ） により， 該導電膜（９） をゲ
ートの側面に残して該導電膜（９） からなる側壁（２
０Ａ） を形成する工程と，該側壁（２０Ａ） の側面
を覆って該基板上に絶縁膜（１５）を成長する工程と，
該側壁（２０Ａ） をゲート形成領域の両側に２分割す
る工程と，該基板を熱処理して， 該不純物を側壁（２
０Ａ） を通して該基板に導入してソースドレイン領域
（１２Ａ） を形成する工程とを有する半導体装置の製
造方法，あるいは２）半導体基板（１Ｂ）に該基板とは
反対導電型不純物を導入する工程と， 該基板（１Ｂ）
上に該基板と同じ導電型の半導体膜からなるエミッタ電
極（１０Ｂ） を形成し，該エミッタ電極上面および側
面に絶縁膜（７），（８） を被着する工程と， 該基
板上に導電膜（９） を被着し，該導電膜に該基板とは
反対導電型不純物を導入する工程と， 反応性イオンエ
ッチング（ＲＩＥ） により， 該導電膜（９） をゲ
ートの側面に残して該導電膜（９） からなる側壁（２
０Ｂ） を形成する工程と，該側壁（２０Ｂ） の側面
を覆って該基板上に絶縁膜（１５）を成長する工程と，
該基板を熱処理して， 該不純物を側壁（２０Ｂ） を
通して該基板に導入してベースコンタクト領域（１２Ｂ
） を形成し，同時に該熱処理によりベース領域（１３
）とエミッタ領域（１４）を形成する工程とを有する半
導体装置の製造方法により達成される。
半導体基板（１Ａ）上にゲート絶縁膜（５） を介して
ゲート（１０Ａ） を形成し，該ゲートの上面および側
面に絶縁膜（７），（８） を被着する工程と， 該基
板上に導電膜（９） を被着し，該導電膜に該基板とは
反対導電型不純物を導入する工程と， 反応性イオンエ
ッチング（ＲＩＥ） により， 該導電膜（９） をゲ
ートの側面に残して該導電膜（９） からなる側壁（２
０Ａ） を形成する工程と，該側壁（２０Ａ） の側面
を覆って該基板上に絶縁膜（１５）を成長する工程と，
該側壁（２０Ａ） をゲート形成領域の両側に２分割す
る工程と，該基板を熱処理して， 該不純物を側壁（２
０Ａ） を通して該基板に導入してソースドレイン領域
（１２Ａ） を形成する工程とを有する半導体装置の製
造方法，あるいは２）半導体基板（１Ｂ）に該基板とは
反対導電型不純物を導入する工程と， 該基板（１Ｂ）
上に該基板と同じ導電型の半導体膜からなるエミッタ電
極（１０Ｂ） を形成し，該エミッタ電極上面および側
面に絶縁膜（７），（８） を被着する工程と， 該基
板上に導電膜（９） を被着し，該導電膜に該基板とは
反対導電型不純物を導入する工程と， 反応性イオンエ
ッチング（ＲＩＥ） により， 該導電膜（９） をゲ
ートの側面に残して該導電膜（９） からなる側壁（２
０Ｂ） を形成する工程と，該側壁（２０Ｂ） の側面
を覆って該基板上に絶縁膜（１５）を成長する工程と，
該基板を熱処理して， 該不純物を側壁（２０Ｂ） を
通して該基板に導入してベースコンタクト領域（１２Ｂ
） を形成し，同時に該熱処理によりベース領域（１３
）とエミッタ領域（１４）を形成する工程とを有する半
導体装置の製造方法により達成される。
【００１５】
【作用】図１は本発明の原理を説明する断面図である。
図において，１Ａはｐ−Ｓｉ基板，１Ｂはｎ−Ｓｉ基板
， ４は分離絶縁膜でＳｉＯ２膜，５はゲート絶縁膜で
ＳｉＯ２膜， ７，８はゲートあるいはエミッタ電極を
覆う層間絶縁膜で例えばＳｉＯ２膜， １０Ａ はゲー
ト， １０Ｂ はエミッタ電極， １２Ａ はソースド
レイン領域，１２Ｂ はベースコンタクト領域， １３
はベース領域， １４はエミッタ領域， １５は層間絶
縁膜で気相成長（ＣＶＤ） によるＳｉＯ２（ＣＶＤ
ＳｉＯ２）膜， １６はスピンオングラス（ＳＯＧ）膜
， １７は金属配線， ２０Ａ はソースドレイン引き
出し電極， ２０Ｂ はベース引き出し電極である。
， ４は分離絶縁膜でＳｉＯ２膜，５はゲート絶縁膜で
ＳｉＯ２膜， ７，８はゲートあるいはエミッタ電極を
覆う層間絶縁膜で例えばＳｉＯ２膜， １０Ａ はゲー
ト， １０Ｂ はエミッタ電極， １２Ａ はソースド
レイン領域，１２Ｂ はベースコンタクト領域， １３
はベース領域， １４はエミッタ領域， １５は層間絶
縁膜で気相成長（ＣＶＤ） によるＳｉＯ２（ＣＶＤ
ＳｉＯ２）膜， １６はスピンオングラス（ＳＯＧ）膜
， １７は金属配線， ２０Ａ はソースドレイン引き
出し電極， ２０Ｂ はベース引き出し電極である。
【００１６】本発明では，基板上にゲートあるいはエミ
ッタ電極を形成し，このパターンに自己整合して，この
パターンの側面に絶縁膜を介して，導電膜からなりソー
スドレイン電極あるいはベースコンタクト電極となる側
壁を形成し，この側壁を拡散源としてソースドレイン領
域あるいはベースコンタクト領域を形成している。
ッタ電極を形成し，このパターンに自己整合して，この
パターンの側面に絶縁膜を介して，導電膜からなりソー
スドレイン電極あるいはベースコンタクト電極となる側
壁を形成し，この側壁を拡散源としてソースドレイン領
域あるいはベースコンタクト領域を形成している。
【００１７】そのために，コンタクト窓の寸法は側壁の
寸法で決まり，各層間の位置合わせ余裕は見込む必要が
ないため，ソースドレイン領域あるいはベースコンタク
ト領域の面積を縮小することができる。
寸法で決まり，各層間の位置合わせ余裕は見込む必要が
ないため，ソースドレイン領域あるいはベースコンタク
ト領域の面積を縮小することができる。
【００１８】
【実施例】図２ （Ａ）〜（Ｄ） ， 図３ （Ｅ）〜
（Ｇ） ， 図４ （Ｈ）〜（Ｊ） ， 図５（Ｋ），
（Ｌ） は本発明の一実施例を説明する断面図と平面図
である。
（Ｇ） ， 図４ （Ｈ）〜（Ｊ） ， 図５（Ｋ），
（Ｌ） は本発明の一実施例を説明する断面図と平面図
である。
【００１９】図２（Ａ） において，ウエル形成等の手
法を用いてＳｉ基板に， ｐ−Ｓｉ基板１Ａ，ｎ−Ｓｉ
基板１Ｂを形成する。 つぎに，基板表面を熱酸化して厚さ５０〜２００ Åの
ＳｉＯ２膜２を形成し，その上にＣＶＤ 法により耐酸
化膜として厚さ１０００〜２０００ÅのＳｉ３Ｎ４ 膜
３を成長する。
法を用いてＳｉ基板に， ｐ−Ｓｉ基板１Ａ，ｎ−Ｓｉ
基板１Ｂを形成する。 つぎに，基板表面を熱酸化して厚さ５０〜２００ Åの
ＳｉＯ２膜２を形成し，その上にＣＶＤ 法により耐酸
化膜として厚さ１０００〜２０００ÅのＳｉ３Ｎ４ 膜
３を成長する。
【００２０】図２（Ｂ） において，Ｓｉ３Ｎ４ 膜３
をパターニングして，ＭＯＳ またはバイポーラトラン
ジスタの動作領域に対応する領域を残す。つぎに， パ
ターニングされたＳｉ３Ｎ４ 膜３を耐酸化マスクにし
て基板を選択酸化して分離絶縁膜として厚さ３０００〜
５０００ÅのＳｉＯ２膜膜４を形成する。
をパターニングして，ＭＯＳ またはバイポーラトラン
ジスタの動作領域に対応する領域を残す。つぎに， パ
ターニングされたＳｉ３Ｎ４ 膜３を耐酸化マスクにし
て基板を選択酸化して分離絶縁膜として厚さ３０００〜
５０００ÅのＳｉＯ２膜膜４を形成する。
【００２１】図２（Ｃ） において，Ｓｉ３Ｎ４ 膜３
とＳｉＯ２膜膜２を除去し，熱酸化により基板上に厚さ
１００〜２００ ÅのＳｉＯ２膜５を形成する。この
膜はＭＯＳ ではゲート絶縁膜となり，バイポーラでは
イオン注入の際のスルー酸化膜となる。
とＳｉＯ２膜膜２を除去し，熱酸化により基板上に厚さ
１００〜２００ ÅのＳｉＯ２膜５を形成する。この
膜はＭＯＳ ではゲート絶縁膜となり，バイポーラでは
イオン注入の際のスルー酸化膜となる。
【００２２】つぎに，ＭＯＳ 領域をレジストマスクで
覆い，バイポーラトランジスタ領域にベース領域形成用
の硼素イオン（Ｂ＋ ） を注入する。Ｂ＋ の注入条
件は， エネルギー１０〜３５ ＫｅＶ， ドーズ量（
３〜７）×１０１３ｃｍ−２である。
覆い，バイポーラトランジスタ領域にベース領域形成用
の硼素イオン（Ｂ＋ ） を注入する。Ｂ＋ の注入条
件は， エネルギー１０〜３５ ＫｅＶ， ドーズ量（
３〜７）×１０１３ｃｍ−２である。
【００２３】注入後はレジストマスクを除去する。図２
（Ｄ） において，バイポーラトランジスタ領域のみＳ
ｉＯ２膜５を除去する。つぎに，ＣＶＤ 法により基板
上に導電膜として厚さ２０００〜３０００Åのポリシリ
コン膜６および絶縁膜として厚さ ５００〜１０００Å
のＣＶＤ ＳｉＯ２膜７を順に成長する。
（Ｄ） において，バイポーラトランジスタ領域のみＳ
ｉＯ２膜５を除去する。つぎに，ＣＶＤ 法により基板
上に導電膜として厚さ２０００〜３０００Åのポリシリ
コン膜６および絶縁膜として厚さ ５００〜１０００Å
のＣＶＤ ＳｉＯ２膜７を順に成長する。
【００２４】つぎに，基板上全面に砒素イオン （Ａｓ
＋ ） を注入する。Ａｓ＋ の注入条件は， エネル
ギー４０〜７０ ＫｅＶ， ドーズ量（１〜１０） ×
１０１６ｃｍ−２である。
＋ ） を注入する。Ａｓ＋ の注入条件は， エネル
ギー４０〜７０ ＫｅＶ， ドーズ量（１〜１０） ×
１０１６ｃｍ−２である。
【００２５】図３（Ｅ） において，ＳｉＯ２膜７およ
びポリシリコン膜６をパターニングして，ポリシリコン
膜６からなるゲート１０Ａ およびエミッタ電極１０Ｂ
を形成する。つぎに， ＣＶＤ 法により基板上に絶
縁膜として厚さ１０００〜２０００ÅのＣＶＤ ＳｉＯ
２膜８を成長する。
びポリシリコン膜６をパターニングして，ポリシリコン
膜６からなるゲート１０Ａ およびエミッタ電極１０Ｂ
を形成する。つぎに， ＣＶＤ 法により基板上に絶
縁膜として厚さ１０００〜２０００ÅのＣＶＤ ＳｉＯ
２膜８を成長する。
【００２６】図３（Ｆ） において，反応性イオンエッ
チング（ＲＩＥ）法により，ＣＶＤ ＳｉＯ２膜８をエ
ッチングし，ゲート１０Ａ およびエミッタ電極１０Ｂ
の側壁に残すようにする。つぎに，ＣＶＤ 法により
基板上に導電膜として厚さ２０００〜３０００Åのポリ
シリコン膜９および絶縁膜として厚さ ２００〜３００
ÅのＣＶＤ ＳｉＯ２膜１１を順に成長する。
チング（ＲＩＥ）法により，ＣＶＤ ＳｉＯ２膜８をエ
ッチングし，ゲート１０Ａ およびエミッタ電極１０Ｂ
の側壁に残すようにする。つぎに，ＣＶＤ 法により
基板上に導電膜として厚さ２０００〜３０００Åのポリ
シリコン膜９および絶縁膜として厚さ ２００〜３００
ÅのＣＶＤ ＳｉＯ２膜１１を順に成長する。
【００２７】つぎに，レジストマスクを用いて，ＭＯＳ
トランジスタ領域にソースドレイン領域形成用のＡｓ
＋ を注入する。Ａｓ＋ の注入条件は， エネルギー
４０〜７０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−
２である。
トランジスタ領域にソースドレイン領域形成用のＡｓ
＋ を注入する。Ａｓ＋ の注入条件は， エネルギー
４０〜７０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−
２である。
【００２８】注入後はレジストマスクを除去する。つぎ
に，別のレジストマスクを用いて，バイポーラトランジ
スタ領域にベースコンタクト領域形成用の硼素イオン（
Ｂ＋ ） を注入する。
に，別のレジストマスクを用いて，バイポーラトランジ
スタ領域にベースコンタクト領域形成用の硼素イオン（
Ｂ＋ ） を注入する。
【００２９】Ｂ＋ の注入条件は， エネルギー３０〜
４０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２であ
る。注入後はレジストマスクを除去する。図３（Ｇ）
において，ＣＶＤ ＳｉＯ２膜１１を除去した後，ポリ
シリコン膜９をＲＩＥ 法によりエッチングして， ゲ
ート１０Ａ およびエミッタ電極１０Ｂ の側面に残す
ようにして，ポリシリコン膜９からなるソースドレイン
電極２０Ａ およびベース電極２０Ｂ を形成する。
４０ ＫｅＶ， ドーズ量 ５×１０１４ｃｍ−２であ
る。注入後はレジストマスクを除去する。図３（Ｇ）
において，ＣＶＤ ＳｉＯ２膜１１を除去した後，ポリ
シリコン膜９をＲＩＥ 法によりエッチングして， ゲ
ート１０Ａ およびエミッタ電極１０Ｂ の側面に残す
ようにして，ポリシリコン膜９からなるソースドレイン
電極２０Ａ およびベース電極２０Ｂ を形成する。
【００３０】つぎに， 図４，５を用いて電極形成方法
について説明する。図はＭＯＳ 部の断面図と平面図が
示されているが，バイポーラ部も同様にして形成できる
ので省略する。
について説明する。図はＭＯＳ 部の断面図と平面図が
示されているが，バイポーラ部も同様にして形成できる
ので省略する。
【００３１】以下の各図においては，断面図は平面図の
一点鎖線で示される部分の断面を示す。図４（Ｈ） は
図３（Ｇ） のプロセスが終了した後の平面図と断面図
である。
一点鎖線で示される部分の断面を示す。図４（Ｈ） は
図３（Ｇ） のプロセスが終了した後の平面図と断面図
である。
【００３２】図４（Ｉ） において，ゲート１０Ａ の
側壁に残存するソースドレイン電極２０Ａ をソース側
とドレイン側に２分割するために■，■の領域を開口し
たレジストマスクを用いて■，■の領域のソースドレイ
ン電極２０Ａ をエッチング除去する。
側壁に残存するソースドレイン電極２０Ａ をソース側
とドレイン側に２分割するために■，■の領域を開口し
たレジストマスクを用いて■，■の領域のソースドレイ
ン電極２０Ａ をエッチング除去する。
【００３３】バイポーラの場合はベース電極２０Ｂ は
２分割する必要がないので，■の領域のベース電極２０
Ｂ は除去する必要はない。図４（Ｊ） において，基
板上に厚さ１０００ÅのＣＶＤ ＳｉＯ２膜１５を成長
し，厚さ２０００〜３０００ÅのＳＯＧ 膜１６を回転
塗布する。
２分割する必要がないので，■の領域のベース電極２０
Ｂ は除去する必要はない。図４（Ｊ） において，基
板上に厚さ１０００ÅのＣＶＤ ＳｉＯ２膜１５を成長
し，厚さ２０００〜３０００ÅのＳＯＧ 膜１６を回転
塗布する。
【００３４】つぎに， １０００〜１０５０℃で１０〜
３０秒の熱処理を行い， ソースドレイン領域１２Ａ
およびベースコンタクト領域１２Ｂ を形成する。この
熱処理により，同時にベース領域１３， エミッタ領域
１４も形成される。
３０秒の熱処理を行い， ソースドレイン領域１２Ａ
およびベースコンタクト領域１２Ｂ を形成する。この
熱処理により，同時にベース領域１３， エミッタ領域
１４も形成される。
【００３５】つぎに， ソースドレイン電極２０Ａ と
ベース電極２０Ｂ の上部が露出するように，ＳＯＧ
膜１６とＳｉＯ２膜１５をコントロールエッチする。こ
の際， ゲート１０Ａ上のＳｉＯ２膜７，８は必ず残る
ようにコントロールする。
ベース電極２０Ｂ の上部が露出するように，ＳＯＧ
膜１６とＳｉＯ２膜１５をコントロールエッチする。こ
の際， ゲート１０Ａ上のＳｉＯ２膜７，８は必ず残る
ようにコントロールする。
【００３６】図５（Ｋ） において， レジストマスク
を用いたドライエッチにより， ゲートコンタクト窓１
８を開口する。図５（Ｌ） において，スパッタ法によ
り基板上に厚さ３０００〜７０００Åのアルミニウム（
Ａｌ）または銅（Ｃｕ）の配線膜１７を被着し，ゲート
１０Ａ ， 両方のソースドレイン電極２０Ａ をそれ
ぞれ別々に覆い引き出すようにパターニングする。
を用いたドライエッチにより， ゲートコンタクト窓１
８を開口する。図５（Ｌ） において，スパッタ法によ
り基板上に厚さ３０００〜７０００Åのアルミニウム（
Ａｌ）または銅（Ｃｕ）の配線膜１７を被着し，ゲート
１０Ａ ， 両方のソースドレイン電極２０Ａ をそれ
ぞれ別々に覆い引き出すようにパターニングする。
【００３７】以上でデバイスが完成する。実施例では，
バイポーラ−ＭＯＳ デバイスについて説明したが，
単独のバイポーラデバイス，またはＭＯＳ デバイスに
ついても本発明は適用できる。
バイポーラ−ＭＯＳ デバイスについて説明したが，
単独のバイポーラデバイス，またはＭＯＳ デバイスに
ついても本発明は適用できる。
【００３８】また， 実施例ではｎチャネルＭＯＳ ト
ランジスタとｎｐｎ トランジスタについて説明したが
， 各部の導電型を反対にしてｐチャネルＭＯＳ トラ
ンジスタとｐｎｐ トランジスタにも本発明は適用でき
る。
ランジスタとｎｐｎ トランジスタについて説明したが
， 各部の導電型を反対にしてｐチャネルＭＯＳ トラ
ンジスタとｐｎｐ トランジスタにも本発明は適用でき
る。
【００３９】また， ＭＯＳ トランジスタの構造とし
て， ホットエレクトロン対策を考慮したＬＤＤ 構造
（ソースドレイン領域がオフセット構造のもの）であっ
てもよい。また，電極はポリシリコン膜に限定すること
なく，高融点金属またはそのシリサイド膜，あるいはそ
の他の金属膜であってもよい。
て， ホットエレクトロン対策を考慮したＬＤＤ 構造
（ソースドレイン領域がオフセット構造のもの）であっ
てもよい。また，電極はポリシリコン膜に限定すること
なく，高融点金属またはそのシリサイド膜，あるいはそ
の他の金属膜であってもよい。
【００４０】また，ゲートはｎ型に限定せず，ｐ型であ
ってもよい。
ってもよい。
【００４１】
【発明の効果】露光装置の能力で制限されることなく，
素子の各拡散領域の面積を縮小でき，寄生容量を低減
した高速デバイスが得られた。
素子の各拡散領域の面積を縮小でき，寄生容量を低減
した高速デバイスが得られた。
【図１】 本発明の原理を説明する断面図
【図２】
本発明の一実施例を説明する図（１）
本発明の一実施例を説明する図（１）
【図３】 本
発明の一実施例を説明する図（２）
発明の一実施例を説明する図（２）
【図４】 本発明
の一実施例を説明する図（３）
の一実施例を説明する図（３）
【図５】 本発明の一
実施例を説明する図（４）
実施例を説明する図（４）
【図６】 従来例によるＭ
ＯＳ およびバイポーラトランジスタの断面図
ＯＳ およびバイポーラトランジスタの断面図
【図７】 従来例による引き出し電極型のＭＯＳ お
よびバイポーラトランジスタの断面図
よびバイポーラトランジスタの断面図
１Ａ ｐ−Ｓｉ基板
１Ｂ ｎ−Ｓｉ基板
２ 絶縁膜で熱酸化ＳｉＯ２膜
３ 耐酸化膜でＳｉ３Ｎ４ 膜
４ 分離絶縁膜でＳｉＯ２膜
５ ゲート絶縁膜でＳｉＯ２膜
６ 導電膜でポリシリコン膜
７ 絶縁膜でＣＶＤ ＳｉＯ２膜
８ 絶縁膜でＣＶＤ ＳｉＯ２膜
１０Ａ ゲート（ポリシリコン膜６からなる）１０Ｂ
エミッタ電極（ポリシリコン膜６からなる）１２Ａ ソ
ースドレイン領域 １２Ｂ ベースコンタクト領域 １３ ベース領域 １４ エミッタ領域 １５ 層間絶縁膜でＣＶＤ ＳｉＯ２膜１６ ＳＯ
Ｇ 膜 １７ 金属配線 １８ ゲートコンタクト窓
エミッタ電極（ポリシリコン膜６からなる）１２Ａ ソ
ースドレイン領域 １２Ｂ ベースコンタクト領域 １３ ベース領域 １４ エミッタ領域 １５ 層間絶縁膜でＣＶＤ ＳｉＯ２膜１６ ＳＯ
Ｇ 膜 １７ 金属配線 １８ ゲートコンタクト窓
Claims (2)
- 【請求項１】 半導体基板（１Ａ）上にゲート絶縁膜
（５） を介してゲート（１０Ａ）を形成し，該ゲート
の上面および側面に絶縁膜（７），（８） を被着する
工程と，該基板上に導電膜（９） を被着し，該導電膜
に該基板とは反対導電型不純物を導入する工程と，反応
性イオンエッチング（ＲＩＥ） により， 該導電膜（
９） をゲートの側面に残して該導電膜（９） からな
る側壁（２０Ａ） を形成する工程と，該側壁（２０Ａ
） の側面を覆って該基板上に絶縁膜（１５）を成長す
る工程と，該側壁（２０Ａ） をゲート形成領域の両側
に２分割する工程と，該基板を熱処理して， 該不純物
を側壁（２０Ａ） を通して該基板に導入してソースド
レイン領域（１２Ａ） を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板（１Ｂ）に該基板とは反対
導電型不純物を導入する工程と，該基板（１Ｂ）上に該
基板と同じ導電型の半導体膜からなるエミッタ電極（１
０Ｂ） を形成し，該エミッタ電極上面および側面に絶
縁膜（７），（８） を被着する工程と，該基板上に導
電膜（９） を被着し，該導電膜に該基板とは反対導電
型不純物を導入する工程と，反応性イオンエッチング（
ＲＩＥ） により， 該導電膜（９） をゲートの側面
に残して該導電膜（９） からなる側壁（２０Ｂ） を
形成する工程と，該側壁（２０Ｂ） の側面を覆って該
基板上に絶縁膜（１５）を成長する工程と，該基板を熱
処理して， 該不純物を側壁（２０Ｂ） を通して該基
板に導入してベースコンタクト領域（１２Ｂ） を形成
し，同時に該熱処理によりベース領域（１３）とエミッ
タ領域（１４）を形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3974391A JPH04277621A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3974391A JPH04277621A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277621A true JPH04277621A (ja) | 1992-10-02 |
Family
ID=12561447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3974391A Withdrawn JPH04277621A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507483A (ja) * | 2014-01-31 | 2017-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体デバイスおよび半導体デバイス作製方法 |
-
1991
- 1991-03-06 JP JP3974391A patent/JPH04277621A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507483A (ja) * | 2014-01-31 | 2017-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体デバイスおよび半導体デバイス作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239202B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH0355984B2 (ja) | ||
| JP2509690B2 (ja) | 半導体装置 | |
| JPH04277617A (ja) | 半導体装置の製造方法 | |
| JPS6360549B2 (ja) | ||
| JPH04277621A (ja) | 半導体装置の製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP3277434B2 (ja) | トランジスタの製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPH07169849A (ja) | 半導体装置の製造方法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP2919333B2 (ja) | 半導体装置の製造方法 | |
| KR19990003214A (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPH053135B2 (ja) | ||
| JPH0341773A (ja) | 半導体装置及びその製造方法 | |
| JPH06151451A (ja) | 半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JP3134778B2 (ja) | 半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH04363019A (ja) | 半導体装置の製造方法 | |
| JPS63153862A (ja) | 半導体装置の製造方法 | |
| JPH0294445A (ja) | 半導体装置の製造方法 | |
| JPH053210A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |