JPH0294445A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特にＭＯＳ　Ｆ
ＡＴの製造方法に関する。

（従来の技術） 従来のＭＯＳ　ＦＥＴの製造技術を第５図を参照して説
明する。　このＭＯＳ　ＦＥＴは、特開昭６３−１１４
１７２号公報の図面ＦＩＧ３に示されている。先ず、シ
リコン基板（５０１）のＭＯＳ　ＦＥＴを形成する領域
以外の表面にフィールド酸化［Ｉ（５０２）が選択的に
形成されている。　フィールド酸化膜（５０２）間のシ
リコン基板（５０１）表面の中央にはゲート酸化膜（５
０３）を介してゲート電極（５０４）が形成されており
、　フィールド酸化膜（５０２）とゲート電極（５０４
）間のシリコン基板（ＳＯｔ）表面近傍には拡散による
ソーテス域（５０５）、ドレイン領域（５０６）が形成
されている。　ソース領域（５０５）及びドレイン領域
（５０６）上の一部からフィールド酸化ｌ１ｌ（５０２
）上にかけて多結晶シリコン膜（５０７）が形成されて
おり、　さらにゲート酸化膜（５０３）と多結晶シリコ
ン膜（５０７）との間のシリコン基板（５０１）表面と
多結晶シリコン膜（５０７）上及びゲート電極（５０４
）上には耐火金属ケイ化物（ＳＯａ）が形成されている
。さらにこのシリコン基板（５０１）全面には、　フィ
ールド酸化膜（５０２）上の耐火金属ケイ化物（５０８
）上に開口を有するパシベーション層（５０９）が形成
されており、　さらにこの開口部の耐火金属ケイ化物（
５０８）上には金属層（５１０）が形成されている。　
このＭＯＳ　ＦＥＴでは、ソース・ドレイン領域（５０
５）、　　（５０６）と金属層（５１０）との間のポリ
シリコン膜（５０７）による接触抵抗を減らすために。

チタンのような耐火金属層（５０８）を多結晶シリコン
膜（５０７）上に付着させ、　その後焼なましして低抵
抗性のケイ化物を形成している。

（発明が解決しようとする課題） 上記従来例では、ソース・ドレイン領域と金属配線層と
の間のソース・ドレイン引出し用多結晶シリコン膜の接
触抵抗を減らすために、多結晶シリコン膜をエツチング
してパターニングした残りの多結晶シリコン膜表面及び
多結晶シリコン膜をエツチング除去したソース・トレイ
ン領域上に耐火金属層を形成している。しかしながら、
この従来例では、ソース・ドレイン領域上の多結晶シリ
コン膜をエツチングによって部分的に除去する際に、多
結晶シリコン膜とともにシリコン基板もエツチングされ
てしまうためソース・ドレイン領域の有効接合深さが影
響を受け、また基板が損失を受けてしまう。

〔発明の構成〕

（課題を解決するための手段） 本発明による半導体装置の製造方法は、上記問題点を解
決するため以下の工程を有する。即ち半導体基板上にフ
ィールド酸化膜を形成するとともにゲート絶縁膜を介し
てゲート電極を形成する工程と、フィールド酸化膜上に
多結晶シリコン膜を形成するとともにソース・ドレイン
となる領域上に絶縁膜を介して多結晶シリコン膜を形成
する工程と、ソース・ドレインとなる領域上の少なくと
も一部の絶縁膜及び多結晶シリコン膜を多異なるエツチ
ング手段を用いて順次エツチングして除去する工程と、
このエツチング工程で残った多結晶シリコン膜表面及び
絶縁膜をエツチング除去した拡散領域上に金属ＩＩＩを
形成する工程とからなる。

（作　　用） 本発明では、ソース・ドレイン引出し用多結晶シリコン
を形成する際に、ソース・ドレイン領域となる半導体基
板上では絶縁膜を介して多結晶シリコンを堆積している
。これにより多結晶シリコンをエツチングしてパターニ
ングする際に、ソース・ドレイン領域上では絶縁膜表面
で一部エッチングをストップさせた後、半導体基板のエ
ツチングは抑制されるエツチングガスを用いて上記絶縁
膜を選択的にエツチングすることができる。従って、半
導体基板のソース・ドレイン領域を不注意によりエツチ
ングすることがない。

（実　施　例） 本発明の実施例を図面を参照して説明する。第１図（ａ
）〜（ｇ）は本発明の第１の実施例を示す断面図である
。

先ず、第１図（ａ）に示すようにＮ型シリコン基板（１
０１）のＭＯＳ　ＦＥＴを形成する領域以外の表面に厚
いフィールド酸化膜（１０２）を選択的に形成し、続い
てＭＯＳ　ＦＥＴを形成する表面に厚さ１０ｎｍのゲー
ト酸化膜（１０３）を形成する。さらに全面に、ゲート
材となる厚さ４００ｎ鳳の多結晶シリコン層とｓｉｏ、
からなる厚さ１１００ｎのＣＶＤ酸化膜を堆積した後。

フォトリソグラフィ工程によって第１の絶縁膜（１０４
）とゲート電極（１０５）のパターニングを行なう。

パターニングを用いたレジストは１１□ＳＯ，＋Ｈ，０
，液で除去する。そして、この第１の絶縁［（１０４）
とゲート電極（１０５）をマスクにしてＰ型不純物例え
ばボロンをイオン注入しソース・ドレインとなる拡散領
域（１０６）を形成する。　このときの不純物濃度は、
拡散領域（１０６）を浅くするためＩ　Ｘ　１０”ａｍ
″″以下にすれば良い。次に、ＣＶＤにより厚さ１１０
０ｎのＳｉＯ２膜からなる第２の絶縁膜を堆積した後、
Ｃ，Ｆ、とＣＨＦ、の混合ガスを用いた異方性エツチン
グにより第１図（ｂ）に示すようにゲート電極（１０５
）の周辺に側壁絶縁膜（１０７）を形成する。このとき
。

エツチングにより拡散領域（１０６）上のゲート酸化膜
（１０３）が除去されるので、さらに熱酸化を行って拡
散領域（１０６）上に厚さ１５ｎ−の熱酸化膜（１０８
）を形成する。その後、第１図（Ｑ）に示すように厚さ
１００ｎ飄の多結晶シリコン膜（１０９）を堆積すると
ともにフォトリソグラフィ工程によってレジスト（１１
０）をパターニングする。そして、第１図（ｄ）に示す
ようにレジスト（１１０）をマスクにしてＣＦ４ガスを
用いた異方性エツチングを行なってソース・ドレイン引
出し用多結晶シリコン（１１１）を形成した後レジスト
（１１０）を除去する。

次に、第１図（ｅ）に示すようにソース・ドレイン引出
し用多結晶シリコン膜（１１１）及び側壁絶縁膜（１０
７）をマスクにして熱酸化膜（１０８）を０２Ｆ、とＣ
ｌＦ３の混合ガスを用いた異方性エツチングによって除
去する。尚、このエツチングはＮ）１４Ｆ液又はｔＩＦ
液を用いても良い、この時、側壁絶縁膜（１０７）の上
部をエツチングし、ゲート電極（１０５）と同様の高さ
にする。その後、第１図（ｆ）に示すように、熱酸化膜
（ｔＯａ）を除去した拡散領域（１０６）表面、ゲート
電極（１０５）上及びソース・ドレイン引出し用多結晶
シリコン（１１１）表面に厚さ５０ｎｍのタングステン
膜（１１２）をシラン還元により選択成長させる。

そして基板表面にＳｉＯ２膜は又はＰＳＧからなる厚さ
１−の第３の絶縁膜（１１３）をバイアススパッタ法に
より堆積した後、第１図（ｇ）に示すようにフィールド
酸化ｆｕｌｌ　（１０２）上の第３の絶縁膜（１１３）
にコンタクト孔を開け、このコンタクト孔にＡＮ配線（
１１４）を形成する。

以上１本実施例による製造方法においては拡散領域（１
０６）上に熱酸化膜（１０８）を介してポリシリコン層
（１０９）を形成しており、　これによりソース・ドレ
イン引出し用多結晶シリコン（１１１）を異方性エツチ
ングによりパターニングする際に、拡散領域（１０６）
上では熱酸化膜（１０８）表面でエツチングをストップ
させ、　さらにこの熱酸化膜（１０８）を異なるエツチ
ングガスで選択的にエツチングすることにより拡散領域
（１０６）を不注意によりエツチングすることがない。

また、上記実施例では金属配管とのコンタクトをフィー
ルド酸化膜上で行っているので、ソース・ドレインの拡
散領域に直接金属配線を形成した場合の金属配管のスパ
イクの発生を防止できる。さらに、ソース・ドレイン引
出し用多結晶シリコン膜を形成する場合、ゲート電極の
側壁絶縁膜の周辺の多結晶シリコン膜を除去しているの
で、ゲートとソース・ドレインのオーバーラツプ容量を
小さくすることができ、素子の微細化、高速化を実現で
きる。

このように上記実施例ではソース・ドレイン引出し用の
多結晶シリコン膜を半導体基板と接触させずに形成し、
その後金属膜を形成して引出し用多結晶シリコン膜と半
導体基板を接触させることにより、半導体基板を傷める
ことなく引出し用多結晶シリコンをゲート電極から離す
ことができる。

次に、上記第１の実施例の変形例を説明する。

第１の実施例ではソース・ドレイン領域を形成する際、
第１図（ａ）に示すようにポリシリコンからなるゲート
電極（１０５）とＳｉＯ□からなる第１の絶縁ＩＩＩ（
１０４）をマスクにしてイオン注入しているが、この場
合イオンがシリコン基板（１０１）の格子の隙間を通っ
てシリコン基板（１０１）の内部まで入る、いわゆるチ
ャネリング現象が起き、拡散領域（１０６）が深くなる
虞れがある。そのため、イオン注入を行う前に基板をア
モルファス化することが考えられる。以下、この例を第
２図（ａ）〜（ｄ）を参照して説明する。

先ず、第２図（ａ）に示すように、Ｎ型シリコン基板（
１０１）上に、熱酸化によるゲート絶縁［（１０３）。

多結晶シリコン膜、ＣＶＤによるＳｉＯ２膜を堆積した
後、フォトリソグラフィ工程によりＳｉＯ２膜（１０４
）及び多結晶シリコン膜（１０５）をパターニングする
。

次に、第２図（ｂ）に示すようにＳｉＯ２膜（１０４）
、　多結晶シリコン膜（１０５）をマスクとして、　ド
ーズ量Ｉ　Ｘ　１０１．’ｃｍ””のＳｉを３０ｋｅＶ
のエネルギーでイオン注入して、将来のソース・ドレイ
ン拡散領域を含む領域（２０１）をアモルファス化する
。その後、アモルファス領域（２０１）が再結晶化しな
い温度、　例えば約３５０℃でＣｖＤにより基板（１０
１）表面１ｃｓｉｏ２膜を堆積する。そして、Ｃ２Ｆ、
とＣｌ−ＩＦ５の混合ガスを用いた異方性エツチングに
より第２図（ｃ）に示すようにゲート電極（１０５）の
周辺に側壁絶縁膜（１０７）を形成する。このとき、ゲ
ート電極（１０５）上のＳｉＯ２膜（１０４）はエツチ
ングにより除去される。また、ゲート電極（１０５）下
及び側壁絶縁膜（１０７）下以外のゲート酸化膜もエツ
チングにより除去される。

次に、Ｐ型不純物、例えばボロンを５　Ｘ　１０”ｃｍ
−３の量だけ５　ｋｅＶのエネルギーで基板（１０１）
表面にイオン注入し、さらに、９５０℃で４０秒間ラン
プアニールを行ってボロンを活性化して拡散領域（１０
６）を形成するとともにアモルファス化していた領域（
２０１）を再結晶化する。その後は、拡散領域（ｔｏ６
）の表面に熱酸化膜を形成して第１図（ｂ）と同様の構
成にすることができる。

以上、この例ではアモルファス化した領域（２０１）で
再結晶化しない温度でゲート電極（ｔＯＳ）の側壁絶縁
膜（１０７）を形成した後、不純物をイオン注入してソ
ース・ドレインの拡散領域（１０６）を形成している。

そのため、不純物をイオン注入する際。

側壁絶縁膜（１０７）下のシリコン基板（ｌｏｔ）もア
モルファス化しており、　その結果、拡散領域（１０６
）ではシリコン基板（１０１）表面に対して垂直方向の
みならず水平方向のチャネリングの発生を防止すること
ができる。

尚、上記第１の実施例では拡散領域（１０６）表面及び
ソース・ドレイン引出し用多結晶シリコン（１１１）の
表面にタングステン膜（１１２）をシラン還元により選
択成長させたが、これは表面に金属膜、例えばチタン膜
をスパッタにより形成し、熱処理して５ｉｌｌとの接触
部をシリサイド化し、その後未反応のチタンを除去する
ようにしても良い。

次に本発明の第２の実施例を第３図（ａ）〜（ｄ）を参
照して説明する１本実施例では、先ず第１の実施例でＰ
型拡散領域（１０６）を形成せずに第１図（ａ）、（ｂ
）の工程を行なう、これを第３図（ａ）に示す０次に、
第３図（ｂ）に示すように基板（１０１）表面に厚さ１
００ｎ−の多結晶シリコン膜（１０９）を堆積してフォ
トリソグラフィ工程によってレジスト（１１０）をパタ
ーニングする。その後、レジスＩ〜（１１０）及び側壁
絶縁膜（１０７）、第１の絶縁膜（１，０４）、ゲート
電極（１０５）をマスクにしてＰ型不純物をイオン注入
しソース・ドレインとなる拡散領域（３０１）を形成す
る。次に、レジスト（１１０）をマスクにして多結晶シ
リコン膜（１０９）を異方性エツチングし。

ソース・ドレイン引出し用多結晶シリコン（１１１）を
形成した後、第３図（ｃ）に示すようにレジスト（１１
０）を除去する。　そしてさらに適度な熱処理を行ない
、　Ｐ型の拡散領域（３０１）の一方のエツジがゲート
電極（１０５）下まで届くようにする。その後は、第１
の実施例で示した第１図（ｄ）以降と同様の工程を行な
う。以上のようにして製造される肋Ｓ　ＦＩＥＴの拡散
領域（３０１）の横方向の伸びを、レジスト（１１０）
のパターニング位置、側壁絶縁膜（１０７）の幅及びそ
の後の熱処理により制御することができ、微細なＭＯＳ
　ＦＥＴを製造することができる。

次に、ここで第１の実施例と第２の実施例の変形例を説
明する。第１の実施例と第２の実施例では、側壁絶縁膜
（１０７）をＳｉＯ２膜で形成し、この側壁絶縁膜（１
０７）をＣ２Ｆ、とＣ１（Ｆ３の混合ガスを用いた異方
性エツチングにより形成する際、同じ材質からなるゲー
ト酸化膜（１０３）も同様にエツチング除去されるため
、新たに熱酸化膜（１０８）を形成している。しかし側
壁絶縁膜（１０７）をＳｉＮ膜で形成する場合ＣＦ、、
、０２及びＮ２の混合ガスを用いた異方性エツチングを
行なうことによりＳｉＯ２膜からなるゲート酸化膜（１
０：ｌ）はエツチング除去されない。従って、この場合
新たな熱酸化膜の形成は不要となる。

その後は、第１の実施例では第１図（ｂ）以降と同様の
工程を行えば良く、第２の実施例では第３図（ａ）以降
と同様の工程を行えば良い。

さらに次に、本発明の第３の実施例を第４図（ａ）〜（
ｅ）を参照して説明する。先ず、第４図（ａ）に示すよ
うにＮ型シリコン基板（１０１）表面に選択的にフィー
ルド酸化膜（１０２）を形成した後、基板（１０１）を
熱酸化して厚さ１０ｎｍのゲート酸化ＩＰＪ（１０３）
を形成する。次に、基板（１０１）表面に厚さ４００ｎ
ｍの多結晶シリコン膜を堆積し、その後フォトリングラ
フィ工程によってこの多結晶シリコン膜をパタニングし
、ゲートＮ極（１０５）とともにソース・ドレイン引出
し用多結晶シリコン膜（４０１）を形成する。その後、
ゲート電極（１０５）と多結晶シリコン（４０１）をマ
スクにして、　イオン注入によりＰ型拡散領域（４０２
）を形成する。次に、ＣＶＤにより厚さｌｏＯｎｍのＳ
ｉＯ２膜を基板（ｌｏｌ）表面に堆積した後。

Ｃ，Ｆ６とＣ）ＩＦ、の混合ガスを用いた異方性エツチ
ングにより第４図（ｂ）に示すようにゲート電ｔｉ　（
１０５）及びソース・ドレイン引出し用多結晶シリコン
膜（４０１）の周辺に側壁絶縁膜（４０３）　、　（４
０４）を形成する。

その後、第４図（ｃ）に示すようにフォトリングラフィ
工程によってゲート電ｔ４ｉ（１０５）　を覆うように
レジスト（４０５）をバターニングし、　希ＨＦ液によ
ってソース・ドレイン引出し用多結晶シリコン膜（４０
１）周辺の側壁絶縁膜（４０４）をエツチング除去する
。次に、レジスト（４０５）を除去した後、第４図（ｄ
）に示すようにゲート電極（１０５）上及びソース・ド
レイン引出し用多結晶シリコン膜（４０１）表面に厚さ
５０ｎｍのタングステン膜（４０６）をシラン還元によ
り選択成長させる。その後は、第１の実施例と同様に第
４図（ｅ）に示すように絶縁膜（１１３）、Ａｌ配線（
１１４）を形成する。以上、本実施例によればソース・
ドレイン引出し用多結晶シリコン膜（４０１）をゲート
電極（１０５）とともに同一の多結晶シリコン膜をパタ
ーニングして形成しており、そのためソース・ドレイン
引出し用多結晶シリコン膜形成のための多結晶シリコン
膜を別に形成する必要はない。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。

〔発明の効果〕

本発明により、ソース・ドレイン引出し用多結晶シリコ
ンをゲート電極から離して寄生効果を少なくしたＭＯＳ
　ＦＩＥＴを、半導体基板が不注意によりエツチングさ
れることなく良好に製造することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す工程断面図、第２
図は第１の実施例の変形例を示す工程断面図、第３図は
第２の実施例を示す工程断面図。 第４図は第３図の実施例を示す工程断面図、第５図は従
来例を示す断面図である。 １０１・・・シリコン基板、 １０２・・・フィールド酸化膜、 １０３・・・ゲート酸化膜、　　　１０４，１１３・・
・絶縁膜、１０５・・・ゲート電極。 １０６、３０１．４０２・・・拡散領域、１０７、４０
３．４０４・・・側壁絶縁膜、１０８・・・熱酸化膜、 １０９、４０１・・・多結晶シリコン膜、１１０、４０
５・・・レジスト、 １１１・・・ソースドレイン引出し用多結晶シリコン膜
。 １１２・・・タングステン膜、１１４・・・Ａｌ配線、
２０１・・・アモルファス化領域。 代理人　弁理士　則　近　憲　佑 同　　松山光之 第 図 第 図 第 図 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上にフィールド酸化膜を形成するとと
   もにゲート絶縁膜を介してゲート電極を形成する工程と
   、前記フィールド酸化膜上に多結晶シリコン膜を形成す
   るとともにソース若しくはドレインとなる領域上に絶縁
   膜を介して多結晶シリコン膜を形成する工程と、前記ソ
   ース若しくはドレインとなる領域上の少なくとも一部の
   前記絶縁膜及び多結晶シリコン膜を各異なるエッチング
   ガスを用いて順次エッチングして除去する工程と、この
   エッチング工程で残った前記多結晶シリコン膜表面及び
   前記絶縁膜をエッチング除去した前記半導体基板表面に
   金属膜を形成する工程とからなることを特徴とする半導
   体装置の製造方法。
2. （２）シリコン基板上に部分的にフィールド酸化膜を形
   成した後前記シリコン基板表面に第１の熱酸化膜を形成
   する工程と、この第１の熱酸化膜上に多結晶シリコンか
   らなるゲート電極及びこのゲート電極上に第１のＳｉＯ
   ＿２膜を形成する工程と、前記フィールド酸化膜、前記
   第１のＳｉＯ＿２膜をマスクにして前記シリコン基板表
   面に不純物をイオン注入しソース若しくはドレインとな
   る拡散領域を形成する工程と、前記シリコン基板表面に
   第２のＳｉＯ＿２膜を形成した後この第２のＳｉＯ＿２
   膜を異方性エッチングして前記ゲート電極の周辺に前記
   第２のＳｉＯ＿２膜を残す工程と、前記フィールド酸化
   膜と前記ゲート電極周辺の前記第２のＳｉＯ＿２膜との
   間の前記シリコン基板表面に第２の熱酸化膜を形成する
   工程と、前記シリコン基板上に多結晶シリコン膜を形成
   した後前記拡散領域上に少なくとも一部の前記第２の熱
   酸化膜及び前記多結晶シリコン膜を異なるエッチングガ
   スを用いて順次エッチングして除去する工程と、このエ
   ッチング工程で残った前記多結晶シリコン膜表面及び前
   記第２の熱酸化膜をエッチング除去した前記拡散領域表
   面にシラン還元によりタングステン層を形成する工程と
   、前記シリコン基板上に第３のＳｉＯ＿２膜を形成した
   後前記フィールド酸化膜領域に形成した前記タングステ
   ン層上の前記第３のＳｉＯ＿２膜を一部除去し、この第
   ３のＳｉＯ＿２膜を除去した領域にＡｌ膜を形成するこ
   とを特徴とする半導体装置の製造方法。