JP3131850B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP3131850B2 JP3131850B2 JP03338014A JP33801491A JP3131850B2 JP 3131850 B2 JP3131850 B2 JP 3131850B2 JP 03338014 A JP03338014 A JP 03338014A JP 33801491 A JP33801491 A JP 33801491A JP 3131850 B2 JP3131850 B2 JP 3131850B2
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Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】セルフアライメント型の薄膜トランジス
タを製造する場合、ポリシリコン等からなる半導体薄膜
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート
電極を形成し、該ゲート電極をマスクとしてイオン注入
装置により半導体薄膜に不純物を注入し、これによりゲ
ート電極に対応する部分における半導体薄膜の中央部を
チャネル領域とし、その両側を不純物領域からなるソー
ス・ドレイン領域としている。
タを製造する場合、ポリシリコン等からなる半導体薄膜
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート
電極を形成し、該ゲート電極をマスクとしてイオン注入
装置により半導体薄膜に不純物を注入し、これによりゲ
ート電極に対応する部分における半導体薄膜の中央部を
チャネル領域とし、その両側を不純物領域からなるソー
ス・ドレイン領域としている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、半導体薄膜上に形成
されたゲート絶縁膜を介して不純物を注入することにな
るので、ゲート絶縁膜が例えば膜厚１０００Å程度の酸
化シリコン膜によって形成されている場合、ゲート絶縁
膜の膜厚が比較的厚く、このため半導体薄膜に不純物の
濃度プロファイルのピークを位置させるには、イオン注
入の加速エネルギが高くなり、ひいてはイオン注入装置
のコストが高くなり、またデバイスにダメージを与える
ことがあるという問題があった。なお、ゲート絶縁膜が
酸化シリコン膜の単層からなっていると絶縁耐圧が低い
ので、絶縁耐圧を高くするために、ゲート絶縁膜を酸化
シリコン膜と窒化シリコン膜の二層構造または窒化シリ
コンの単層構造とすると、酸化シリコン膜の単層からな
るものに対応する静電容量を有するようにするには、ゲ
ート絶縁膜の膜厚を１．５〜２倍程度と厚くする必要が
ある。例えば、ゲート絶縁膜を酸化シリコン膜と窒化シ
リコン膜の二層構造とする場合、酸化シリコン膜の膜厚
を２００Å程度とし、窒化シリコン膜の膜厚を１６００
Å程度として、合計１８００Å程度とすると、膜厚１０
００Å程度の酸化シリコン膜の単層からなるものに対応
する静電容量を有するようにすることができる。しかし
ながら、この場合、ゲート絶縁膜の膜厚がさらに厚くな
り、不純物としてリンイオンを注入するとすると、加速
エネルギが２００ｋｅＶ以上とかなり高くなり、ひいて
はイオン注入装置のコストがらり一層高くなり、またデ
バイスに与えるダメージも大きくなってしまう。この発
明の目的は、不純物を低加速エネルギで注入することの
できる薄膜トランジスタの製造方法を提供することにあ
る。
このような薄膜トランジスタでは、半導体薄膜上に形成
されたゲート絶縁膜を介して不純物を注入することにな
るので、ゲート絶縁膜が例えば膜厚１０００Å程度の酸
化シリコン膜によって形成されている場合、ゲート絶縁
膜の膜厚が比較的厚く、このため半導体薄膜に不純物の
濃度プロファイルのピークを位置させるには、イオン注
入の加速エネルギが高くなり、ひいてはイオン注入装置
のコストが高くなり、またデバイスにダメージを与える
ことがあるという問題があった。なお、ゲート絶縁膜が
酸化シリコン膜の単層からなっていると絶縁耐圧が低い
ので、絶縁耐圧を高くするために、ゲート絶縁膜を酸化
シリコン膜と窒化シリコン膜の二層構造または窒化シリ
コンの単層構造とすると、酸化シリコン膜の単層からな
るものに対応する静電容量を有するようにするには、ゲ
ート絶縁膜の膜厚を１．５〜２倍程度と厚くする必要が
ある。例えば、ゲート絶縁膜を酸化シリコン膜と窒化シ
リコン膜の二層構造とする場合、酸化シリコン膜の膜厚
を２００Å程度とし、窒化シリコン膜の膜厚を１６００
Å程度として、合計１８００Å程度とすると、膜厚１０
００Å程度の酸化シリコン膜の単層からなるものに対応
する静電容量を有するようにすることができる。しかし
ながら、この場合、ゲート絶縁膜の膜厚がさらに厚くな
り、不純物としてリンイオンを注入するとすると、加速
エネルギが２００ｋｅＶ以上とかなり高くなり、ひいて
はイオン注入装置のコストがらり一層高くなり、またデ
バイスに与えるダメージも大きくなってしまう。この発
明の目的は、不純物を低加速エネルギで注入することの
できる薄膜トランジスタの製造方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】この発明は、ポリシリコ
ンからなる半導体薄膜上に、酸化シリコンからなる下層
ゲート絶縁膜および窒化シリコンからなる上層ゲート絶
縁膜を、前記上層ゲート絶縁膜を前記下層ゲート絶縁膜
よりも厚くして形成し、前記上層ゲート絶縁膜上にゲー
ト電極を形成し、該ゲート電極をマスクとして前記上層
ゲート絶縁膜をエッチングして除去し、この状態で前記
ゲート電極をマスクとしてイオン注入装置により前記半
導体薄膜に不純物を注入するようにしたものである。
ンからなる半導体薄膜上に、酸化シリコンからなる下層
ゲート絶縁膜および窒化シリコンからなる上層ゲート絶
縁膜を、前記上層ゲート絶縁膜を前記下層ゲート絶縁膜
よりも厚くして形成し、前記上層ゲート絶縁膜上にゲー
ト電極を形成し、該ゲート電極をマスクとして前記上層
ゲート絶縁膜をエッチングして除去し、この状態で前記
ゲート電極をマスクとしてイオン注入装置により前記半
導体薄膜に不純物を注入するようにしたものである。
【０００５】
【作用】この発明によれば、上層ゲート絶縁膜をエッチ
ングして除去した状態で、ゲート電極をマスクとしてイ
オン注入装置により半導体薄膜に不純物を注入するの
で、ゲート絶縁膜が下層ゲート絶縁膜だけの薄い膜厚の
状態で不純物を注入することになり、したがって不純物
を低加速エネルギで注入することができる。
ングして除去した状態で、ゲート電極をマスクとしてイ
オン注入装置により半導体薄膜に不純物を注入するの
で、ゲート絶縁膜が下層ゲート絶縁膜だけの薄い膜厚の
状態で不純物を注入することになり、したがって不純物
を低加速エネルギで注入することができる。
【０００６】
【実施例】図１〜図３はそれぞれこの発明の一実施例に
おけるセルフアライメント型の薄膜トランジスタの各製
造工程を示したものである。そこで、これらの図を順に
参照しながら、セルフアライメント型の薄膜トランジス
タの製造方法について説明する。
おけるセルフアライメント型の薄膜トランジスタの各製
造工程を示したものである。そこで、これらの図を順に
参照しながら、セルフアライメント型の薄膜トランジス
タの製造方法について説明する。
【０００７】まず、図１に示すように、ガラス等からな
る絶縁基板１の上面に半導体薄膜２をパターン形成す
る。すなわち、まず絶縁基板１の上面全体にプラズマＣ
ＶＤにより半導体薄膜２を形成するためのアモルファス
シリコン膜を５００Å程度の厚さに堆積し、次いでエキ
シマレーザを照射することにより、アモルファスシリコ
ン膜を結晶化してポリシリコン膜とし、次いでフォトリ
ソグラフィ技術により不要な部分のポリシリコン膜をエ
ッチングして除去することにより、薄膜トランジスタ形
成領域のみに半導体薄膜２をパターン形成する。次に、
全表面にスパッタ装置により酸化シリコンからなる下層
ゲート絶縁膜３を２００Å程度の厚さに堆積する。次
に、全表面にプラズマＣＶＤにより窒化シリコンからな
る上層ゲート絶縁膜４を１６００Å程度の厚さに堆積す
る。次に、半導体薄膜２の中央部に対応する部分の上層
ゲート絶縁膜４の上面にスパッタ装置によりアルミニウ
ムからなるゲート電極５を５０００Å程度の厚さにパタ
ーン形成する。
る絶縁基板１の上面に半導体薄膜２をパターン形成す
る。すなわち、まず絶縁基板１の上面全体にプラズマＣ
ＶＤにより半導体薄膜２を形成するためのアモルファス
シリコン膜を５００Å程度の厚さに堆積し、次いでエキ
シマレーザを照射することにより、アモルファスシリコ
ン膜を結晶化してポリシリコン膜とし、次いでフォトリ
ソグラフィ技術により不要な部分のポリシリコン膜をエ
ッチングして除去することにより、薄膜トランジスタ形
成領域のみに半導体薄膜２をパターン形成する。次に、
全表面にスパッタ装置により酸化シリコンからなる下層
ゲート絶縁膜３を２００Å程度の厚さに堆積する。次
に、全表面にプラズマＣＶＤにより窒化シリコンからな
る上層ゲート絶縁膜４を１６００Å程度の厚さに堆積す
る。次に、半導体薄膜２の中央部に対応する部分の上層
ゲート絶縁膜４の上面にスパッタ装置によりアルミニウ
ムからなるゲート電極５を５０００Å程度の厚さにパタ
ーン形成する。
【０００８】次に、図２に示すように、ゲート電極５を
マスクとして上層ゲート絶縁膜４をエッチングして除去
する。この状態では、半導体薄膜２を含む絶縁基板１の
全表面に下層ゲート絶縁膜３が残存し、半導体薄膜２の
中央部（チャネル領域２ａ）に対応する部分の下層ゲー
ト絶縁膜３の上面のみに上層ゲート絶縁膜４が残存し、
この残存した上層ゲート絶縁膜４の上面にゲート電極５
がそのまま残存している。次に、ゲート電極５をマスク
としてイオン注入装置により半導体薄膜２に不純物を注
入し、半導体薄膜２のチャネル領域２ａの両側にソース
・ドレイン領域２ｂを形成する。この場合、半導体薄膜
２のチャネル領域２ａの両側のソース・ドレイン領域２
ｂとなる部分の上面には膜厚２００Å程度の下層ゲート
絶縁膜３のみが形成されているので、不純物としてリン
イオンを注入するとすると、３０ｋｅＶ程度の低加速エ
ネルギで注入することができ、したがってイオン注入装
置のコストを低減することができ、またデバイスに与え
るダメージを小さくすることができる。次に、エキシマ
レーザを照射し、注入した不純物を活性化する。
マスクとして上層ゲート絶縁膜４をエッチングして除去
する。この状態では、半導体薄膜２を含む絶縁基板１の
全表面に下層ゲート絶縁膜３が残存し、半導体薄膜２の
中央部（チャネル領域２ａ）に対応する部分の下層ゲー
ト絶縁膜３の上面のみに上層ゲート絶縁膜４が残存し、
この残存した上層ゲート絶縁膜４の上面にゲート電極５
がそのまま残存している。次に、ゲート電極５をマスク
としてイオン注入装置により半導体薄膜２に不純物を注
入し、半導体薄膜２のチャネル領域２ａの両側にソース
・ドレイン領域２ｂを形成する。この場合、半導体薄膜
２のチャネル領域２ａの両側のソース・ドレイン領域２
ｂとなる部分の上面には膜厚２００Å程度の下層ゲート
絶縁膜３のみが形成されているので、不純物としてリン
イオンを注入するとすると、３０ｋｅＶ程度の低加速エ
ネルギで注入することができ、したがってイオン注入装
置のコストを低減することができ、またデバイスに与え
るダメージを小さくすることができる。次に、エキシマ
レーザを照射し、注入した不純物を活性化する。
【０００９】次に、図３に示すように、全上面にプラズ
マＣＶＤ法により窒化シリコンからなる層間絶縁膜６を
３０００Å程度の厚さに堆積する。この場合、半導体薄
膜２の表面を覆っている下層ゲート絶縁膜３の上面に層
間絶縁膜６を形成することになるので、下層ゲート絶縁
膜３および上層ゲート絶縁膜４からなるゲート絶縁膜の
絶縁耐圧が低下しないようにすることができる。次に、
ソース・ドレイン領域２ｂに対応する部分における層間
絶縁膜６および下層ゲート絶縁膜３にコンタクトホール
７を形成する。次に、コンタクトホール７および層間絶
縁膜６の上面の所定の個所にスパッタ装置によりアルミ
ニウムからなるソース・ドレイン電極８を５０００Å程
度の厚さにパターン形成し、ソース・ドレイン領域２ｂ
と接続させる。かくして、セルフアライメント型の薄膜
トランジスタが製造される。
マＣＶＤ法により窒化シリコンからなる層間絶縁膜６を
３０００Å程度の厚さに堆積する。この場合、半導体薄
膜２の表面を覆っている下層ゲート絶縁膜３の上面に層
間絶縁膜６を形成することになるので、下層ゲート絶縁
膜３および上層ゲート絶縁膜４からなるゲート絶縁膜の
絶縁耐圧が低下しないようにすることができる。次に、
ソース・ドレイン領域２ｂに対応する部分における層間
絶縁膜６および下層ゲート絶縁膜３にコンタクトホール
７を形成する。次に、コンタクトホール７および層間絶
縁膜６の上面の所定の個所にスパッタ装置によりアルミ
ニウムからなるソース・ドレイン電極８を５０００Å程
度の厚さにパターン形成し、ソース・ドレイン領域２ｂ
と接続させる。かくして、セルフアライメント型の薄膜
トランジスタが製造される。
【００１０】なお、上記実施例では、半導体薄膜２の上
面に酸化シリコンからなる下層ゲート絶縁膜３を形成
し、該下層ゲート絶縁膜３の上面に窒化シリコンからな
る上層ゲート絶縁膜４を形成し、該上層ゲート絶縁膜４
の上面に形成したゲート電極５をマスクとして上層ゲー
ト絶縁膜４をエッチングして除去し、この状態で不純物
を注入しているが、これに限定されるものではない。例
えば、上層ゲート絶縁膜４をその厚さ方向の途中までエ
ッチングして除去し、この状態で不純物を注入するよう
にしてもよい。また、下層ゲート絶縁膜３をもっと厚く
形成した場合には、上層ゲート絶縁膜４だけでなく、下
層ゲート絶縁膜３をその厚さ方向の途中までエッチング
して除去し、この状態で不純物を注入するようにしても
よい。さらに、ゲート絶縁膜を酸化シリコン膜または窒
化シリコン膜のいずれかの単層で形成した場合には、こ
の単層をその厚さ方向の途中までエッチングして除去
し、この状態で不純物を注入するようにしてもよい。
面に酸化シリコンからなる下層ゲート絶縁膜３を形成
し、該下層ゲート絶縁膜３の上面に窒化シリコンからな
る上層ゲート絶縁膜４を形成し、該上層ゲート絶縁膜４
の上面に形成したゲート電極５をマスクとして上層ゲー
ト絶縁膜４をエッチングして除去し、この状態で不純物
を注入しているが、これに限定されるものではない。例
えば、上層ゲート絶縁膜４をその厚さ方向の途中までエ
ッチングして除去し、この状態で不純物を注入するよう
にしてもよい。また、下層ゲート絶縁膜３をもっと厚く
形成した場合には、上層ゲート絶縁膜４だけでなく、下
層ゲート絶縁膜３をその厚さ方向の途中までエッチング
して除去し、この状態で不純物を注入するようにしても
よい。さらに、ゲート絶縁膜を酸化シリコン膜または窒
化シリコン膜のいずれかの単層で形成した場合には、こ
の単層をその厚さ方向の途中までエッチングして除去
し、この状態で不純物を注入するようにしてもよい。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、上層ゲート絶縁膜をエッチングして除去した状態
で、ゲート電極をマスクとしてイオン注入装置により半
導体薄膜に不純物を注入するので、ゲート絶縁膜が下層
ゲート絶縁膜だけの薄い膜厚の状態で不純物を注入する
ことになり、したがって不純物を低加速エネルギで注入
することができ、ひいてはイオン注入装置のコストを低
減することができ、またデバイスに与えるダメージを小
さくすることができる。
ば、上層ゲート絶縁膜をエッチングして除去した状態
で、ゲート電極をマスクとしてイオン注入装置により半
導体薄膜に不純物を注入するので、ゲート絶縁膜が下層
ゲート絶縁膜だけの薄い膜厚の状態で不純物を注入する
ことになり、したがって不純物を低加速エネルギで注入
することができ、ひいてはイオン注入装置のコストを低
減することができ、またデバイスに与えるダメージを小
さくすることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面に半導体薄膜、下層ゲー
ト絶縁膜、上層ゲート絶縁膜およびゲート電極を形成し
た状態の断面図。
の製造に際し、絶縁基板の上面に半導体薄膜、下層ゲー
ト絶縁膜、上層ゲート絶縁膜およびゲート電極を形成し
た状態の断面図。
【図２】同薄膜トランジスタの製造に際し、ゲート電極
をマスクとして上層ゲート絶縁膜をエッチングして除去
した後、ゲート電極をマスクとして半導体薄膜に不純物
を注入した状態の断面図。
をマスクとして上層ゲート絶縁膜をエッチングして除去
した後、ゲート電極をマスクとして半導体薄膜に不純物
を注入した状態の断面図。
【図３】同薄膜トランジスタの製造に際し、層間絶縁
膜、コンタクトホールおよびソース・ドレイン電極を形
成した状態の断面図。
膜、コンタクトホールおよびソース・ドレイン電極を形
成した状態の断面図。
１ 絶縁基板 ２ 半導体薄膜 ３ 下層ゲート絶縁膜 ４ 上層ゲート絶縁膜 ５ ゲート電極
Claims (3)
- 【請求項１】ポリシリコンからなる半導体薄膜上に、酸
化シリコンからなる下層ゲート絶縁膜および窒化シリコ
ンからなる上層ゲート絶縁膜を、前記上層ゲート絶縁膜
を前記下層ゲート絶縁膜よりも厚くして形成し、前記上
層ゲート絶縁膜上にゲート電極を形成し、該ゲート電極
をマスクとして前記上層ゲート絶縁膜をエッチングして
除去し、この状態で前記ゲート電極をマスクとしてイオ
ン注入装置により前記半導体薄膜に不純物を注入するこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】前記ゲート電極をマスクとして、前記上層
ゲート絶縁膜と、前記下層ゲート絶縁膜をその厚さ方向
の途中までエッチングして除去することを特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記下層ゲート絶縁膜の膜厚は２００Å程
度であり、前記上層ゲート絶縁膜の膜厚は１６００Å程
度であることを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338014A JP3131850B2 (ja) | 1991-11-28 | 1991-11-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338014A JP3131850B2 (ja) | 1991-11-28 | 1991-11-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152328A JPH05152328A (ja) | 1993-06-18 |
| JP3131850B2 true JP3131850B2 (ja) | 2001-02-05 |
Family
ID=18314139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03338014A Expired - Fee Related JP3131850B2 (ja) | 1991-11-28 | 1991-11-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131850B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1017108B1 (en) * | 1998-12-25 | 2009-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US6891236B1 (en) | 1999-01-14 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100579188B1 (ko) * | 2004-02-12 | 2006-05-11 | 삼성에스디아이 주식회사 | 엘디디 구조를 갖는 박막트랜지스터 |
| CN106952928B (zh) * | 2017-03-30 | 2018-10-23 | 深圳市华星光电技术有限公司 | 一种tft背板的制作方法及tft背板 |
-
1991
- 1991-11-28 JP JP03338014A patent/JP3131850B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152328A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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