JP3197669B2 - 薄膜トランジスタ並びにその製造方法 - Google Patents
薄膜トランジスタ並びにその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの短
チャネル化に伴う弊害を除去できる構造を有する薄膜ト
ランジスタ、並びにその製造方法に関する。
チャネル化に伴う弊害を除去できる構造を有する薄膜ト
ランジスタ、並びにその製造方法に関する。
【０００２】
【従来の技術】従来より、薄膜トランジスタの短チャネ
ル化に伴う弊害、即ち、ホットキャリア現象や電流リー
クといった弊害を除去するために、ドレイン端とゲート
端の間に横方向に一定の間隔を設けてドレイン端での電
界を弱めるオフセットゲート構造や、ドレイン端に低濃
度不純物層を設けてドレイン端での電界を弱めるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が考
え出されている。
ル化に伴う弊害、即ち、ホットキャリア現象や電流リー
クといった弊害を除去するために、ドレイン端とゲート
端の間に横方向に一定の間隔を設けてドレイン端での電
界を弱めるオフセットゲート構造や、ドレイン端に低濃
度不純物層を設けてドレイン端での電界を弱めるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が考
え出されている。
【０００３】
【発明が解決しようとする課題】ＬＤＤ構造を有する薄
膜トランジスタの製造方法としては、例えば、低濃度不
純物層とする領域上にキャップ膜を形成した状態でイオ
ン注入を行い、キャップ膜部分のドーズ量を小さくして
低濃度不純物層を得る方法が知られているが、キャップ
膜を形成するために工程数が増えるという欠点がある。
また、２種類のドープ量の不純物層を堆積する方法も知
られているが、この方法では、工程数の増加およびドー
プ量管理の複雑化という問題を招来する。
膜トランジスタの製造方法としては、例えば、低濃度不
純物層とする領域上にキャップ膜を形成した状態でイオ
ン注入を行い、キャップ膜部分のドーズ量を小さくして
低濃度不純物層を得る方法が知られているが、キャップ
膜を形成するために工程数が増えるという欠点がある。
また、２種類のドープ量の不純物層を堆積する方法も知
られているが、この方法では、工程数の増加およびドー
プ量管理の複雑化という問題を招来する。
【０００４】また、オフセットゲート構造を得る場合、
これをセルフアライン構造で実現するのは容易でなく、
ゲート電極を形成する際のパターニングの位置合わせに
不良が生じてゲート電極の形成位置にずれが生じると、
オフ電流が低減できない或いはオン電流が低下するとい
った問題を生じる。
これをセルフアライン構造で実現するのは容易でなく、
ゲート電極を形成する際のパターニングの位置合わせに
不良が生じてゲート電極の形成位置にずれが生じると、
オフ電流が低減できない或いはオン電流が低下するとい
った問題を生じる。
【０００５】本発明は、上記の事情に鑑み、ドレイン端
での電界強度を弱める得る構造の薄膜トランジスタを提
供すると共に、工程数の増加や工程管理の複雑化を生じ
ることなく、しかもセルフアライン構造で薄膜トランジ
スタを製造できる方法を提供することを目的とする。
での電界強度を弱める得る構造の薄膜トランジスタを提
供すると共に、工程数の増加や工程管理の複雑化を生じ
ることなく、しかもセルフアライン構造で薄膜トランジ
スタを製造できる方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タは、上記の課題を解決するために、絶縁性基板上に形
成された半導体膜にチャネル部およびソース，ドレイン
領域を形成し、上記のチャネル部上に絶縁膜を介してゲ
ート電極を形成して成る薄膜トランジスタにおいて、上
記ソース，ドレイン領域の表面の高さが、上記ゲート絶
縁膜の下面よりも低い位置に形成され、且つ上記チャネ
ル部の膜厚がソース，ドレイン領域の膜厚よりも薄く形
成されていることを特徴としている。
タは、上記の課題を解決するために、絶縁性基板上に形
成された半導体膜にチャネル部およびソース，ドレイン
領域を形成し、上記のチャネル部上に絶縁膜を介してゲ
ート電極を形成して成る薄膜トランジスタにおいて、上
記ソース，ドレイン領域の表面の高さが、上記ゲート絶
縁膜の下面よりも低い位置に形成され、且つ上記チャネ
ル部の膜厚がソース，ドレイン領域の膜厚よりも薄く形
成されていることを特徴としている。
【０００７】
【０００８】
【０００９】また、絶縁性基板上のチャネル部に対応す
る位置に凸状絶縁膜を形成する工程と、第１の半導体膜
を凸状絶縁膜上では薄く絶縁性基板上では厚く形成する
工程と、第１の半導体膜上にゲート絶縁膜となる絶縁膜
を形成する工程と、この絶縁膜上にゲート電極となる第
２の半導体膜を形成する工程と、この第２の半導体膜上
にレジスト膜を形成し、チャネル部に対応した位置のレ
ジスト膜を残して他の部分は除去する工程と、このレジ
スト膜をマスクとして第２の半導体膜及び絶縁膜をパタ
ーニングした後、露出した第１の半導体膜の表面をエッ
チングして当該半導体膜の上面を上記絶縁膜の下面より
も低くする工程と、上記第１の半導体膜の露出部分に不
純物をドーピングする工程と、を含むことを特徴としい
てる。
る位置に凸状絶縁膜を形成する工程と、第１の半導体膜
を凸状絶縁膜上では薄く絶縁性基板上では厚く形成する
工程と、第１の半導体膜上にゲート絶縁膜となる絶縁膜
を形成する工程と、この絶縁膜上にゲート電極となる第
２の半導体膜を形成する工程と、この第２の半導体膜上
にレジスト膜を形成し、チャネル部に対応した位置のレ
ジスト膜を残して他の部分は除去する工程と、このレジ
スト膜をマスクとして第２の半導体膜及び絶縁膜をパタ
ーニングした後、露出した第１の半導体膜の表面をエッ
チングして当該半導体膜の上面を上記絶縁膜の下面より
も低くする工程と、上記第１の半導体膜の露出部分に不
純物をドーピングする工程と、を含むことを特徴としい
てる。
【００１０】また、絶縁性基板上のチャネル部に対応す
る位置にチャネル部の大きさと同じか若しくはこれより
幾分小さな凸状絶縁膜を形成する工程と、第１の半導体
膜を凸状絶縁膜上では薄く絶縁性基板上では厚く且つ凸
状絶縁膜上の第１の半導体膜の高さを絶縁性基板上の第
１の半導体膜の高さよりも高く形成する工程と、第１の
半導体膜上にゲート絶縁膜となる絶縁膜を形成する工程
と、この絶縁膜上にゲート電極となる第２の半導体膜を
形成する工程と、この第２の半導体膜上にレジスト膜を
形成し、チャネル部に対応した位置のレジスト膜を残し
て他の部分は除去する工程と、このレジスト膜をマスク
として第２の半導体膜及び絶縁膜をパターニングする工
程と、上記第１の半導体膜の露出部分に不純物をドーピ
ングする工程と、を含むことを特徴としている。
る位置にチャネル部の大きさと同じか若しくはこれより
幾分小さな凸状絶縁膜を形成する工程と、第１の半導体
膜を凸状絶縁膜上では薄く絶縁性基板上では厚く且つ凸
状絶縁膜上の第１の半導体膜の高さを絶縁性基板上の第
１の半導体膜の高さよりも高く形成する工程と、第１の
半導体膜上にゲート絶縁膜となる絶縁膜を形成する工程
と、この絶縁膜上にゲート電極となる第２の半導体膜を
形成する工程と、この第２の半導体膜上にレジスト膜を
形成し、チャネル部に対応した位置のレジスト膜を残し
て他の部分は除去する工程と、このレジスト膜をマスク
として第２の半導体膜及び絶縁膜をパターニングする工
程と、上記第１の半導体膜の露出部分に不純物をドーピ
ングする工程と、を含むことを特徴としている。
【００１１】
【作用】上記第１の構成の薄膜トランジスタによれば、
ソース，ドレイン領域の表面の高さがゲート絶縁膜の下
面よりも低い位置にあるので、ゲート電極とドレイン端
との間に基板厚み方向の一定の間隔（以下、縦方向オフ
セットと称する）が作り出され、この縦方向オフセット
により、オフセットゲート構造と同様、ドレイン端での
電界強度を弱めることができる。更に、チャネル部の薄
膜化によって薄膜トランジスタのＯＦＦ電流をより小さ
くすることができる。
ソース，ドレイン領域の表面の高さがゲート絶縁膜の下
面よりも低い位置にあるので、ゲート電極とドレイン端
との間に基板厚み方向の一定の間隔（以下、縦方向オフ
セットと称する）が作り出され、この縦方向オフセット
により、オフセットゲート構造と同様、ドレイン端での
電界強度を弱めることができる。更に、チャネル部の薄
膜化によって薄膜トランジスタのＯＦＦ電流をより小さ
くすることができる。
【００１２】
【００１３】また、上記第１の製造方法によれば、ゲー
ト電極のパターニングの後に行う第１の半導体膜の表面
エッチングにより、ゲート電極とドレイン端との間に縦
方向オフセットを形成することができ、しかも、この縦
方向オフセットの形成は、ゲート電極を基準としたセル
フアラインで行われる。また、ゲート電極のパターニン
グの後に行う第１の半導体膜への不純物ドーピングによ
り、ゲート電極の形成位置を基準としたソース，ドレイ
ン領域の形成、即ち、セルフアライン構造を実現するこ
とができ、更に、チャネル部の薄膜化が図れる。
ト電極のパターニングの後に行う第１の半導体膜の表面
エッチングにより、ゲート電極とドレイン端との間に縦
方向オフセットを形成することができ、しかも、この縦
方向オフセットの形成は、ゲート電極を基準としたセル
フアラインで行われる。また、ゲート電極のパターニン
グの後に行う第１の半導体膜への不純物ドーピングによ
り、ゲート電極の形成位置を基準としたソース，ドレイ
ン領域の形成、即ち、セルフアライン構造を実現するこ
とができ、更に、チャネル部の薄膜化が図れる。
【００１４】
【００１５】また、第２の製造方法によれば、凸状絶縁
膜はチャネル部の大きさと同じか若しくはこれより幾分
小さい形状をなし、この凸状絶縁膜上に形成される第１
の半導体膜の高さ（ゲート絶縁膜の下面の高さ）を、絶
縁性基板上に形成される第１の半導体膜（ソース，ドレ
イン領域）の高さよりも高くするため、エッチングによ
らずに縦方向オフセットを得ることができる。なお、こ
の方法とエッチングとを併用することにより、縦方向オ
フセット量の増大を図ることができる。
膜はチャネル部の大きさと同じか若しくはこれより幾分
小さい形状をなし、この凸状絶縁膜上に形成される第１
の半導体膜の高さ（ゲート絶縁膜の下面の高さ）を、絶
縁性基板上に形成される第１の半導体膜（ソース，ドレ
イン領域）の高さよりも高くするため、エッチングによ
らずに縦方向オフセットを得ることができる。なお、こ
の方法とエッチングとを併用することにより、縦方向オ
フセット量の増大を図ることができる。
【００１６】
【実施例】（参考例） 以下、本発明をその実施例を示す図を用いて説明する。
図１は、参考例となる薄膜トランジスタの縦断面図であ
る。絶縁性基板１上には、多結晶シリコン（以下、ｐｏ
ｌｙ−Ｓｉと略記する）膜５´が形成されている。この
ｐｏｌｙ−Ｓｉ膜５´にはソース領域Ｓ、ドレイン領域
Ｄ、及びチャネル部Ｃが形成され、上記のチャネル部Ｃ
上には、ゲート絶縁膜６ａを介してゲート電極７ａが形
成されている。ここに、上記ソース，ドレイン領域Ｓ，
Ｄの表面の高さは、上記ゲート絶縁膜６ａの下面よりも
低い位置に形成されている。
図１は、参考例となる薄膜トランジスタの縦断面図であ
る。絶縁性基板１上には、多結晶シリコン（以下、ｐｏ
ｌｙ−Ｓｉと略記する）膜５´が形成されている。この
ｐｏｌｙ−Ｓｉ膜５´にはソース領域Ｓ、ドレイン領域
Ｄ、及びチャネル部Ｃが形成され、上記のチャネル部Ｃ
上には、ゲート絶縁膜６ａを介してゲート電極７ａが形
成されている。ここに、上記ソース，ドレイン領域Ｓ，
Ｄの表面の高さは、上記ゲート絶縁膜６ａの下面よりも
低い位置に形成されている。
【００１７】上記の構成によれば、ソース，ドレイン領
域Ｓ，Ｄの表面の高さをゲート絶縁膜６ａの下面よりも
低い位置に形成したことにより、ゲート電極７ａとドレ
イン端との間に基板厚み方向の一定の間隔、即ち、縦方
向オフセットが作り出され、この縦方向オフセットによ
り、オフセットゲート構造と同様、ドレイン端での電界
強度を弱めることができる。
域Ｓ，Ｄの表面の高さをゲート絶縁膜６ａの下面よりも
低い位置に形成したことにより、ゲート電極７ａとドレ
イン端との間に基板厚み方向の一定の間隔、即ち、縦方
向オフセットが作り出され、この縦方向オフセットによ
り、オフセットゲート構造と同様、ドレイン端での電界
強度を弱めることができる。
【００１８】図２は、上記薄膜トランジスタの製造方法
を工程順に示した縦断面図である。まず、同図（ａ）に
示すように、絶縁性基板１上に、ＬＰＣＶＤ法或いはＰ
ＥＣＶＤ法により非晶質シリコン（以下、ａ−Ｓｉと略
記する）膜５を１０００Åの厚みで形成する。
を工程順に示した縦断面図である。まず、同図（ａ）に
示すように、絶縁性基板１上に、ＬＰＣＶＤ法或いはＰ
ＥＣＶＤ法により非晶質シリコン（以下、ａ−Ｓｉと略
記する）膜５を１０００Åの厚みで形成する。
【００１９】次に、同図（ｂ）に示すように、ＫｒＦ或
いはＸｅＣｌエキシマレーザー（３００ｍＪ／ｃｍ2 ，
８ｓｈｏｔｓ）をａ−Ｓｉ膜５の全面に照射し、このａ
−Ｓｉ膜５を再結晶化させてｐｏｌｙ−Ｓｉ膜５′を得
る。
いはＸｅＣｌエキシマレーザー（３００ｍＪ／ｃｍ2 ，
８ｓｈｏｔｓ）をａ−Ｓｉ膜５の全面に照射し、このａ
−Ｓｉ膜５を再結晶化させてｐｏｌｙ−Ｓｉ膜５′を得
る。
【００２０】次に、同図（ｃ）に示すように、ｐｏｌｙ
−Ｓｉ膜５′上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法に
より、ゲート絶縁膜となるＳｉＯ2 膜６を１５００Åの
厚みに形成し、更に、このＳｉＯ2 膜６上に、ＬＰＣＶ
Ｄ法により、ゲート電極となるｎ+ 型ｐｏｌｙ−Ｓｉ膜
７を１０００Åの厚みに形成する。そして、レジスト膜
８を形成し、通常のホトリソグラフィ工程により、ゲー
ト電極形成のためのパターニングを行う。
−Ｓｉ膜５′上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法に
より、ゲート絶縁膜となるＳｉＯ2 膜６を１５００Åの
厚みに形成し、更に、このＳｉＯ2 膜６上に、ＬＰＣＶ
Ｄ法により、ゲート電極となるｎ+ 型ｐｏｌｙ−Ｓｉ膜
７を１０００Åの厚みに形成する。そして、レジスト膜
８を形成し、通常のホトリソグラフィ工程により、ゲー
ト電極形成のためのパターニングを行う。
【００２１】次に、同図（ｄ）に示すように、上記のレ
ジスト膜８をマスクとし、ＲＩＥ（リアクティブイオン
エッチング）法により、ｎ+ 型ｐｏｌｙ−Ｓｉ膜７およ
びＳｉＯ2 膜６を除去する。これにより、ゲート電極７
ａとゲート絶縁膜６ａが形成される。
ジスト膜８をマスクとし、ＲＩＥ（リアクティブイオン
エッチング）法により、ｎ+ 型ｐｏｌｙ−Ｓｉ膜７およ
びＳｉＯ2 膜６を除去する。これにより、ゲート電極７
ａとゲート絶縁膜６ａが形成される。
【００２２】次に、同図（ｅ）に示すように、レジスト
膜８をＯ2 プラズマによってアッシングした後、２０％
ＫＯＨ溶液（室温）により１分間のエッチング処理を行
い、ｐｏｌｙ−Ｓｉ膜５′の表面を２００〜６００Å程
度除去する。このエッチング除去により、ｐｏｌｙ−Ｓ
ｉ膜５′の表面の高さは、ゲート絶縁膜６ａの下面より
も低くなる。なお、上記のエッチングにより、前工程で
行われたＲＩＥによるｐｏｌｙ−Ｓｉ膜５′のダメージ
層の除去も同時に行われることになる。
膜８をＯ2 プラズマによってアッシングした後、２０％
ＫＯＨ溶液（室温）により１分間のエッチング処理を行
い、ｐｏｌｙ−Ｓｉ膜５′の表面を２００〜６００Å程
度除去する。このエッチング除去により、ｐｏｌｙ−Ｓ
ｉ膜５′の表面の高さは、ゲート絶縁膜６ａの下面より
も低くなる。なお、上記のエッチングにより、前工程で
行われたＲＩＥによるｐｏｌｙ−Ｓｉ膜５′のダメージ
層の除去も同時に行われることになる。
【００２３】次に、同図（ｆ）に示すように、イオン注
入法によりｐｏｌｙ−Ｓｉ膜５′に不純物（Ａｓ+ やＰ
+ イオン）を注入する。イオン注入の条件は、注入出力
を１０ｋｅＶ、注入量を１×１０15ｃｍ-2に設定してい
る。次に、活性化処理を行う。この活性化処理は、Ｋｒ
Ｆエキシマレーザー（２５０ｍＪ／ｃｍ2 ，８ｓｈｏｔ
ｓ）或いは、熱活性（Ｎ2 雰囲気中，基板温度６００
℃，３時間放置）により行っている。
入法によりｐｏｌｙ−Ｓｉ膜５′に不純物（Ａｓ+ やＰ
+ イオン）を注入する。イオン注入の条件は、注入出力
を１０ｋｅＶ、注入量を１×１０15ｃｍ-2に設定してい
る。次に、活性化処理を行う。この活性化処理は、Ｋｒ
Ｆエキシマレーザー（２５０ｍＪ／ｃｍ2 ，８ｓｈｏｔ
ｓ）或いは、熱活性（Ｎ2 雰囲気中，基板温度６００
℃，３時間放置）により行っている。
【００２４】以上の工程を経ることにより、薄膜トラン
ジスタが形成される。
ジスタが形成される。
【００２５】上記の製造方法によれば、ゲート電極のパ
ターニングの後に行うｐｏｌｙ−Ｓｉ膜５′の表面エッ
チングにより、ゲート電極７ａとドレイン端との間に縦
方向オフセットを形成することができ、しかも、この縦
方向オフセットの形成は、ゲート電極を基準としたセル
フアラインで行われる。また、ゲート電極のパターニン
グの後に行うｐｏｌｙ−Ｓｉ膜５′への不純物ドーピン
グにより、ゲート電極の形成位置を基準としたソース，
ドレイン領域５ａ′，５ｂ′の形成、即ち、セルフアラ
イン構造が実現される。
ターニングの後に行うｐｏｌｙ−Ｓｉ膜５′の表面エッ
チングにより、ゲート電極７ａとドレイン端との間に縦
方向オフセットを形成することができ、しかも、この縦
方向オフセットの形成は、ゲート電極を基準としたセル
フアラインで行われる。また、ゲート電極のパターニン
グの後に行うｐｏｌｙ−Ｓｉ膜５′への不純物ドーピン
グにより、ゲート電極の形成位置を基準としたソース，
ドレイン領域５ａ′，５ｂ′の形成、即ち、セルフアラ
イン構造が実現される。
【００２６】（実施例１） 以下、本発明の実施例を図に基づいて説明する。なお、
上記参考例の薄膜トランジスタは、チャネル部Ｃの膜厚
がソース，ドレイン領域Ｓ，Ｄの膜厚よりも厚くなって
いるのに対し、本実施例の薄膜トランジスタは、チャネ
ル部Ｃの膜厚をソース，ドレイン領域Ｓ，Ｄの膜厚より
薄く形成したものである。また、本実施例の製造方法
は、上記チャネル部Ｃの薄膜化を実現すると共に、縦方
向オフセットをより大きく形成できる製造方法を提供す
るものである。
上記参考例の薄膜トランジスタは、チャネル部Ｃの膜厚
がソース，ドレイン領域Ｓ，Ｄの膜厚よりも厚くなって
いるのに対し、本実施例の薄膜トランジスタは、チャネ
ル部Ｃの膜厚をソース，ドレイン領域Ｓ，Ｄの膜厚より
薄く形成したものである。また、本実施例の製造方法
は、上記チャネル部Ｃの薄膜化を実現すると共に、縦方
向オフセットをより大きく形成できる製造方法を提供す
るものである。
【００２７】図３は、本発明に係る薄膜トランジスタの
縦断面図である。絶縁性基板１上には、ＳｉＯ2 からな
凸状絶縁膜２が設けられており、チャネル部Ｃは上記凸
状絶縁膜２上において１層のｐｏｌｙ−Ｓｉ膜５′によ
り形成される。一方、ソース領域Ｓとドレイン領域Ｄ
は、上記のＳｉＯ2 膜２の両側において、２層のｐｏｌ
ｙ−Ｓｉ膜４，５′により構成される。故に、チャネル
部Ｃの膜厚は、ソース，ドレイン領域Ｓ，Ｄの膜厚に比
べて薄くなっている。
縦断面図である。絶縁性基板１上には、ＳｉＯ2 からな
凸状絶縁膜２が設けられており、チャネル部Ｃは上記凸
状絶縁膜２上において１層のｐｏｌｙ−Ｓｉ膜５′によ
り形成される。一方、ソース領域Ｓとドレイン領域Ｄ
は、上記のＳｉＯ2 膜２の両側において、２層のｐｏｌ
ｙ−Ｓｉ膜４，５′により構成される。故に、チャネル
部Ｃの膜厚は、ソース，ドレイン領域Ｓ，Ｄの膜厚に比
べて薄くなっている。
【００２８】上記の構成によれば、上記の凸状絶縁膜２
の部分をｐｏｌｙ−Ｓｉ膜で形成した場合（実施例１の
構造に相当する）に比べ、チャネル部Ｃの膜厚が薄くな
り、このチャネル部Ｃの薄膜化により、薄膜トランジス
タのＯＦＦ電流の低減効果がより向上する。これは、チ
ャネル部Ｃでの横方向へのパスの断面積が小さくなるた
めであり、薄膜トランジスタ分野において、チャネル部
の薄膜による効果として知られているものである。
の部分をｐｏｌｙ−Ｓｉ膜で形成した場合（実施例１の
構造に相当する）に比べ、チャネル部Ｃの膜厚が薄くな
り、このチャネル部Ｃの薄膜化により、薄膜トランジス
タのＯＦＦ電流の低減効果がより向上する。これは、チ
ャネル部Ｃでの横方向へのパスの断面積が小さくなるた
めであり、薄膜トランジスタ分野において、チャネル部
の薄膜による効果として知られているものである。
【００２９】図４は、ゲート電圧−ドレイン電流特性
を、本発明の縦方向オフセットを有する薄膜トランジス
タ、ＬＤＤ構造を有する薄膜トランジスタ、及びオフセ
ットのない薄膜トランジスタの各々について示したグラ
フである。この図から明らかなように、本発明の縦方向
オフセットを有する薄膜トランジスタは、ＬＤＤ構造の
薄膜トランジスタと比較してＯＦＦ電流の低減効果は多
少劣るものの、ＯＮ電流を低下させないという点ではＬ
ＤＤ構造よりも優れた効果を発揮する。
を、本発明の縦方向オフセットを有する薄膜トランジス
タ、ＬＤＤ構造を有する薄膜トランジスタ、及びオフセ
ットのない薄膜トランジスタの各々について示したグラ
フである。この図から明らかなように、本発明の縦方向
オフセットを有する薄膜トランジスタは、ＬＤＤ構造の
薄膜トランジスタと比較してＯＦＦ電流の低減効果は多
少劣るものの、ＯＮ電流を低下させないという点ではＬ
ＤＤ構造よりも優れた効果を発揮する。
【００３０】次に、上記薄膜トランジスタの製造方法に
ついて説明する。図５は、薄膜トランジスタの製造方法
を工程順に示した縦断面図である。
ついて説明する。図５は、薄膜トランジスタの製造方法
を工程順に示した縦断面図である。
【００３１】まず、同図（ａ）に示すように、絶縁性基
板１上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法によってＳ
ｉＯ2 膜（ＳｉＮx 等でもよい）２を５０００Åの厚み
に形成する。次に、レジスト膜３を形成し、後述するチ
ャネル部の形成位置に対応した部分のレジスト膜３を残
して他の部分は除去する。なお、この残されるレジスト
膜３の大きさはチャネル部の大きさより幾分小さくす
る。そして、上記残されたレジスト膜３をマスクとし、
ＳｉＯ2 膜２をエッチングにより除去し、凸状絶縁膜２
を得る。
板１上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法によってＳ
ｉＯ2 膜（ＳｉＮx 等でもよい）２を５０００Åの厚み
に形成する。次に、レジスト膜３を形成し、後述するチ
ャネル部の形成位置に対応した部分のレジスト膜３を残
して他の部分は除去する。なお、この残されるレジスト
膜３の大きさはチャネル部の大きさより幾分小さくす
る。そして、上記残されたレジスト膜３をマスクとし、
ＳｉＯ2 膜２をエッチングにより除去し、凸状絶縁膜２
を得る。
【００３２】次に、同図（ｂ）に示すように、上記のレ
ジスト膜３上および絶縁性基板１上に、ＬＰＣＶＤ法に
よってｎ+ 型のｐｏｌｙ−Ｓｉ膜４を３０００Åの厚み
で形成する。ここで、このｐｏｌｙ−Ｓｉ膜４の膜厚が
３０００Åであり、前記凸状絶縁膜２が５０００Åであ
ることから、これらの間には２０００Åの段差が形成さ
れることになる。
ジスト膜３上および絶縁性基板１上に、ＬＰＣＶＤ法に
よってｎ+ 型のｐｏｌｙ−Ｓｉ膜４を３０００Åの厚み
で形成する。ここで、このｐｏｌｙ−Ｓｉ膜４の膜厚が
３０００Åであり、前記凸状絶縁膜２が５０００Åであ
ることから、これらの間には２０００Åの段差が形成さ
れることになる。
【００３３】次に、同図（ｃ）に示すように、凸状絶縁
膜２上のｎ+ 型ｐｏｌｙ−Ｓｉ膜４を、リフトオフ法に
より除去する。これにより、凸状絶縁膜２の両側にソー
ス用不純物層４ａとドレイン用不純物層４ｂが形成され
る。
膜２上のｎ+ 型ｐｏｌｙ−Ｓｉ膜４を、リフトオフ法に
より除去する。これにより、凸状絶縁膜２の両側にソー
ス用不純物層４ａとドレイン用不純物層４ｂが形成され
る。
【００３４】次に、同図（ｄ）に示すように、凸状絶縁
膜２上およびｎ+ 型ｐｏｌｙ−Ｓｉ膜４上に、ＬＰＣＶ
Ｄ法或いはＰＥＣＶＤ法によりａ−Ｓｉ膜５を２５００
Åの厚みで形成する。
膜２上およびｎ+ 型ｐｏｌｙ−Ｓｉ膜４上に、ＬＰＣＶ
Ｄ法或いはＰＥＣＶＤ法によりａ−Ｓｉ膜５を２５００
Åの厚みで形成する。
【００３５】次に、同図（ｅ）に示すように、ＫｒＦ或
いはＸｅＣｌエキシマレーザー（３００ｍＪ／ｃｍ2 ，
８ｓｈｏｔｓ）をａ−Ｓｉ膜５の全面に照射し、このａ
−Ｓｉ膜５を再結晶化させてｐｏｌｙ−Ｓｉ膜５′を得
る。
いはＸｅＣｌエキシマレーザー（３００ｍＪ／ｃｍ2 ，
８ｓｈｏｔｓ）をａ−Ｓｉ膜５の全面に照射し、このａ
−Ｓｉ膜５を再結晶化させてｐｏｌｙ−Ｓｉ膜５′を得
る。
【００３６】次に、同図（ｆ）に示すように、ｐｏｌｙ
−Ｓｉ膜５′上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法に
より、ゲート絶縁膜となるＳｉＯ2 膜６を１５００Åの
厚みに形成し、更に、このＳｉＯ2 膜６上に、ＬＰＣＶ
Ｄ法により、ゲート電極となるｎ+ 型ｐｏｌｙ−Ｓｉ膜
７を１０００Åの厚みに形成する。そして、レジスト膜
８を形成し、通常のホトリソグラフィ工程により、ゲー
ト電極形成のためのパターニングを行う。
−Ｓｉ膜５′上に、ＬＰＣＶＤ法或いはＡＰＣＶＤ法に
より、ゲート絶縁膜となるＳｉＯ2 膜６を１５００Åの
厚みに形成し、更に、このＳｉＯ2 膜６上に、ＬＰＣＶ
Ｄ法により、ゲート電極となるｎ+ 型ｐｏｌｙ−Ｓｉ膜
７を１０００Åの厚みに形成する。そして、レジスト膜
８を形成し、通常のホトリソグラフィ工程により、ゲー
ト電極形成のためのパターニングを行う。
【００３７】次に、同図（ｇ）に示すように、上記のレ
ジスト膜８をマスクとし、ＲＩＥ法により、ｎ+ 型ｐｏ
ｌｙ−Ｓｉ膜７およびＳｉＯ2 膜６を除去する。これに
より、ゲート電極７ａとゲート絶縁膜６ａが形成され
る。また、このとき、前述のｐｏｌｙ−Ｓｉ膜４の膜厚
と前記凸状絶縁膜２の膜厚の差に起因する段差によっ
て、ｐｏｌｙ−Ｓｉ膜５′の表面の高さは、ゲート絶縁
膜６ａの下面よりも低くなる。即ち、これだけで縦方向
オフセットが形成されることになる。
ジスト膜８をマスクとし、ＲＩＥ法により、ｎ+ 型ｐｏ
ｌｙ−Ｓｉ膜７およびＳｉＯ2 膜６を除去する。これに
より、ゲート電極７ａとゲート絶縁膜６ａが形成され
る。また、このとき、前述のｐｏｌｙ−Ｓｉ膜４の膜厚
と前記凸状絶縁膜２の膜厚の差に起因する段差によっ
て、ｐｏｌｙ−Ｓｉ膜５′の表面の高さは、ゲート絶縁
膜６ａの下面よりも低くなる。即ち、これだけで縦方向
オフセットが形成されることになる。
【００３８】次に、同図（ｈ）に示すように、レジスト
膜８をＯ2 プラズマによってアッシングした後、２０％
ＫＯＨ溶液（室温）により１分間のエッチング処理を行
い、ｐｏｌｙ−Ｓｉ膜５′の表面を２００〜３００Å程
度除去する。このエッチング除去により、上記の縦方向
オフセット量がより大きくなる。
膜８をＯ2 プラズマによってアッシングした後、２０％
ＫＯＨ溶液（室温）により１分間のエッチング処理を行
い、ｐｏｌｙ−Ｓｉ膜５′の表面を２００〜３００Å程
度除去する。このエッチング除去により、上記の縦方向
オフセット量がより大きくなる。
【００３９】次に、同図（ｉ）に示すように、イオン注
入法によりｐｏｌｙ−Ｓｉ膜５′に不純物（Ａｓ+ やＰ
+ イオン）を注入し、更に活性化処理を行う。
入法によりｐｏｌｙ−Ｓｉ膜５′に不純物（Ａｓ+ やＰ
+ イオン）を注入し、更に活性化処理を行う。
【００４０】この不純物ドーピング処理と活性化処理に
より、ソース用不純物層５ａ′とドレイン用不純物層５
ｂ′が形成され、前述したソース用不純物層４ａとドレ
イン用不純物層４ｂとによりそれぞれソース領域Ｓ，ド
レイン領域Ｄが形成される。また、ｐｏｌｙ−Ｓｉ膜
５′のうち不純物ドーピングを受けなかった部分５ｃ′
がチャネル部Ｃとなる。
より、ソース用不純物層５ａ′とドレイン用不純物層５
ｂ′が形成され、前述したソース用不純物層４ａとドレ
イン用不純物層４ｂとによりそれぞれソース領域Ｓ，ド
レイン領域Ｄが形成される。また、ｐｏｌｙ−Ｓｉ膜
５′のうち不純物ドーピングを受けなかった部分５ｃ′
がチャネル部Ｃとなる。
【００４１】上記の製造方法によれば、凸状絶縁膜２上
に堆積したｐｏｌｙ−Ｓｉ膜４を除去した後、もう一度
ｐｏｌｙ−Ｓｉ膜５′を堆積する。これにより、チャネ
ル部Ｃは上記凸状絶縁膜２上において１層のｐｏｌｙ−
Ｓｉ膜５′により形成され、ソース，ドレイン領域Ｓ，
Ｄは、上記の凸状絶縁膜２の両側において２層のｐｏｌ
ｙ−Ｓｉ膜４，５′により形成される。よって、ソー
ス，ドレイン領域Ｓ，Ｄはチャネル部Ｃの膜厚よりも厚
くなる。即ち、チャネルＣの薄膜化が図れる。
に堆積したｐｏｌｙ−Ｓｉ膜４を除去した後、もう一度
ｐｏｌｙ−Ｓｉ膜５′を堆積する。これにより、チャネ
ル部Ｃは上記凸状絶縁膜２上において１層のｐｏｌｙ−
Ｓｉ膜５′により形成され、ソース，ドレイン領域Ｓ，
Ｄは、上記の凸状絶縁膜２の両側において２層のｐｏｌ
ｙ−Ｓｉ膜４，５′により形成される。よって、ソー
ス，ドレイン領域Ｓ，Ｄはチャネル部Ｃの膜厚よりも厚
くなる。即ち、チャネルＣの薄膜化が図れる。
【００４２】また、凸状絶縁膜２をチャネル部よりも幾
分小さく形成するとともに、ｐｏｌｙ−Ｓｉ膜４の膜厚
を凸状絶縁膜２の膜厚より薄く形成している。これによ
り、上記薄く形成したことによる段差が縦方向オフセッ
トの形成に寄与することになり、縦方向オフセット形成
をエッチングのみで形成する場合に比べ、この縦方向オ
フセット量を大きくできる。
分小さく形成するとともに、ｐｏｌｙ−Ｓｉ膜４の膜厚
を凸状絶縁膜２の膜厚より薄く形成している。これによ
り、上記薄く形成したことによる段差が縦方向オフセッ
トの形成に寄与することになり、縦方向オフセット形成
をエッチングのみで形成する場合に比べ、この縦方向オ
フセット量を大きくできる。
【００４３】なお、ＳｉＯ2 膜２をチャネル部よりも大
きく形成した場合は、上記縦方向オフセット量の増大は
実現できないが、このようなＳｉＯ2 膜２であっても前
記チャネル部Ｃの薄膜化には寄与できるものである。
きく形成した場合は、上記縦方向オフセット量の増大は
実現できないが、このようなＳｉＯ2 膜２であっても前
記チャネル部Ｃの薄膜化には寄与できるものである。
【００４４】また、本実施例では、２回に分けてｐｏｌ
ｙ−Ｓｉ膜４，５′を形成することとによりチャネル部
の薄膜化を図ったが、ｐｏｌｙ−Ｓｉ膜の形成回数を１
回とし、凸状絶縁膜２上のｐｏｌｙ−Ｓｉ膜のみを所定
厚みエッチングすることによってチャネル部の薄膜化を
図ることも可能である。
ｙ−Ｓｉ膜４，５′を形成することとによりチャネル部
の薄膜化を図ったが、ｐｏｌｙ−Ｓｉ膜の形成回数を１
回とし、凸状絶縁膜２上のｐｏｌｙ−Ｓｉ膜のみを所定
厚みエッチングすることによってチャネル部の薄膜化を
図ることも可能である。
【００４５】
【発明の効果】以上のように、本発明の薄膜トランジス
タによれば、ゲート電極とドレイン端との間に形成され
る縦方向オフセットにより、オフセットゲート構造と同
様にドレイン端での電界強度を弱めることができる。ま
た、チャネル部の薄膜化によってＯＦＦ電流の低減効果
をより高めることができる。
タによれば、ゲート電極とドレイン端との間に形成され
る縦方向オフセットにより、オフセットゲート構造と同
様にドレイン端での電界強度を弱めることができる。ま
た、チャネル部の薄膜化によってＯＦＦ電流の低減効果
をより高めることができる。
【００４６】また、上記の製造方法によれば、縦方向オ
フセットをセルフアラインで形成できると共に、ゲート
電極の形成位置を基準としたソース，ドレイン領域の形
成、即ち、セルフアライン構造を実現することができ
る。また、上記チャネル部がソース，ドレイン領域より
も薄い構造でありながら縦方向オフセットを有する薄膜
トランジスタを提供することもできる。さらに、前記の
縦方向オフセット量の増大を図ることもできる。
フセットをセルフアラインで形成できると共に、ゲート
電極の形成位置を基準としたソース，ドレイン領域の形
成、即ち、セルフアライン構造を実現することができ
る。また、上記チャネル部がソース，ドレイン領域より
も薄い構造でありながら縦方向オフセットを有する薄膜
トランジスタを提供することもできる。さらに、前記の
縦方向オフセット量の増大を図ることもできる。
【図１】本発明の参考例となる薄膜トランジスタの縦断
面図である。
面図である。
【図２】参考例の薄膜トランジスタの製造方法を工程順
に示した縦断面図である。
に示した縦断面図である。
【図３】本発明の実施例の薄膜トランジスタの縦断面図
である。
である。
【図４】ゲート電圧−ドレイン電流特性を、本発明の薄
膜トランジスタ、ＬＤＤ構造を有する薄膜トランジス
タ、及びオフセットのない薄膜トランジスタの各々につ
いて示したグラフである。
膜トランジスタ、ＬＤＤ構造を有する薄膜トランジス
タ、及びオフセットのない薄膜トランジスタの各々につ
いて示したグラフである。
【図５】本発明の実施例の薄膜トランジスタの製造方法
を工程順に示した縦断面図である。
を工程順に示した縦断面図である。
１ 絶縁性基板 ２ ＳｉＯ2膜 ４ａ ソース用不純物層 ４ｂ ドレイン用不純物層 ５ａ´ ソース用不純物層 ５ｂ´ ドレイン用不純物層 ５ｃ´ チャネル部 ６ａ ゲート絶縁膜 ７ａ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (3)
- 【請求項１】 絶縁性基板上に形成された半導体膜にチ
ャネル部およびソース，ドレイン領域を形成し、上記の
チャネル部上に絶縁膜を介してゲート電極を形成して成
る薄膜トランジスタにおいて、上記ソース，ドレイン領
域の表面の高さが、上記ゲート絶縁膜の下面よりも低い
位置に形成され、且つ上記チャネル部の膜厚がソース，
ドレイン領域の膜厚よりも薄く形成されていることを特
徴とする薄膜トランジスタ。 - 【請求項２】 絶縁性基板上のチャネル部に対応する位
置に凸状絶縁膜を形成する工程と、第１の半導体膜を凸
状絶縁膜上では薄く絶縁性基板上では厚く形成する工程
と、第１の半導体膜上にゲート絶縁膜となる絶縁膜を形
成する工程と、この絶縁膜上にゲート電極となる第２の
半導体膜を形成する工程と、この第２の半導体膜上にレ
ジスト膜を形成し、チャネル部に対応した位置のレジス
ト膜を残して他の部分は除去する工程と、このレジスト
膜をマスクとして第２の半導体膜及び絶縁膜をパターニ
ングした後、露出した第１の半導体膜の表面をエッチン
グして当該半導体膜の上面を上記絶縁膜の下面よりも低
くする工程と、上記第１の半導体膜の露出部分に不純物
をドーピングする工程と、を含むことを特徴とする薄膜
トランジスタの製造方法。 - 【請求項３】 絶縁性基板上のチャネル部に対応する位
置にチャネル部の大きさと同じか若しくはこれより幾分
小さな凸状絶縁膜を形成する工程と、第１の半導体膜を
凸状絶縁膜上では薄く絶縁性基板上では厚く且つ凸状絶
縁膜上の第１の半導体膜の高さを絶縁性基板上の第１の
半導体膜の高さよりも高く形成する工程と、第１の半導
体膜上にゲート絶縁膜となる絶縁膜を形成する工程と、
この絶縁膜上にゲート電極となる第２の半導体膜を形成
する工程と、この第２の半導体膜上にレジスト膜を形成
し、チャネル部に対応した位置のレジスト膜を残して他
の部分は除去する工程と、このレジスト膜をマスクとし
て第２の半導体膜及び絶縁膜をパターニングする工程
と、上記第１の半導体膜の露出部分に不純物をドーピン
グする工程と、を含むことを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08263593A JP3197669B2 (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08263593A JP3197669B2 (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ並びにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268221A JPH06268221A (ja) | 1994-09-22 |
| JP3197669B2 true JP3197669B2 (ja) | 2001-08-13 |
Family
ID=13779899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08263593A Expired - Fee Related JP3197669B2 (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197669B2 (ja) |
-
1993
- 1993-03-16 JP JP08263593A patent/JP3197669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268221A (ja) | 1994-09-22 |
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