JP3297937B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3297937B2 JP3297937B2 JP27863192A JP27863192A JP3297937B2 JP 3297937 B2 JP3297937 B2 JP 3297937B2 JP 27863192 A JP27863192 A JP 27863192A JP 27863192 A JP27863192 A JP 27863192A JP 3297937 B2 JP3297937 B2 JP 3297937B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- single crystal
- silicon single
- gettering
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 43
- 239000010703 silicon Substances 0.000 claims description 43
- 239000013078 crystal Substances 0.000 claims description 39
- 238000005247 gettering Methods 0.000 claims description 34
- 230000007547 defect Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000002244 precipitate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000238558 Eucarida Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、更に詳しくは、SOI(Silicon O
n Insulator)素子のゲッタリング構造及びその形成方
法に係わる。
製造方法に関し、更に詳しくは、SOI(Silicon O
n Insulator)素子のゲッタリング構造及びその形成方
法に係わる。
【0002】
【従来の技術】一般に、単結晶シリコン上に素子を作成
する場合には、素子製造工程中に混入するFe,Cr,
Ni等の重金属原子による汚染が生じる。このような重
金属汚染を捕獲するゲッタリング技術としては、エクス
トリンシックゲッタリング法(EG法)とイントリンシ
ックゲッタリング法が知られている。
する場合には、素子製造工程中に混入するFe,Cr,
Ni等の重金属原子による汚染が生じる。このような重
金属汚染を捕獲するゲッタリング技術としては、エクス
トリンシックゲッタリング法(EG法)とイントリンシ
ックゲッタリング法が知られている。
【0003】EG法は、基板裏面に、サンドブラスト,
レーザ照射を施したり、多結晶シリコン等を裏面に形成
することにより、歪領域を形成し、ゲッタリング源とす
る手法である。
レーザ照射を施したり、多結晶シリコン等を裏面に形成
することにより、歪領域を形成し、ゲッタリング源とす
る手法である。
【0004】また、IG法は、基板内部に、過飽和格子
間酸素を析出させ、形成された酸素析出物と二次欠陥を
ゲッタリング源とする手法である。
間酸素を析出させ、形成された酸素析出物と二次欠陥を
ゲッタリング源とする手法である。
【0005】しかし、シリコンウエハ上に絶縁膜を形成
し、この絶縁膜上に、多結晶シリコンを堆積させレーザ
照射等の熱線により溶融再結晶化させてシリコン単結晶
膜を形成及びSOI構造においては、上記したEG法及
びIG法は適用することができない。即ち、上記シリコ
ン単結晶膜は、溶融再結晶化させる前の多結晶シリコン
をCVD法等で形成するため、酸素含有量は少なく、I
G法を用いることができない。また、このように絶縁膜
上に薄いシリコン単結晶膜を形成したSOI基板におい
ては、裏面や基板内部にゲッタリング源を形成しても、
絶縁膜が障壁となってゲッタリング作用を得ることがで
きない。
し、この絶縁膜上に、多結晶シリコンを堆積させレーザ
照射等の熱線により溶融再結晶化させてシリコン単結晶
膜を形成及びSOI構造においては、上記したEG法及
びIG法は適用することができない。即ち、上記シリコ
ン単結晶膜は、溶融再結晶化させる前の多結晶シリコン
をCVD法等で形成するため、酸素含有量は少なく、I
G法を用いることができない。また、このように絶縁膜
上に薄いシリコン単結晶膜を形成したSOI基板におい
ては、裏面や基板内部にゲッタリング源を形成しても、
絶縁膜が障壁となってゲッタリング作用を得ることがで
きない。
【0006】そこで、このような問題の対策として、特
開平1−181473号公報記載に係るSOI素子の形
成技術が提案されている。この従来技術は、図16に示
すように、絶縁膜1上にシリコン単結晶膜2を形成し、
このシリコン単結晶膜2内にソース・ドレイン領域3,
4及びチャネル領域5を形成すると共に、ゲッタリング
源の酸素析出物である欠陥層6,7を形成している。こ
の欠陥層6,7は、窒素(N)を、シリコン単結晶膜2
の絶縁膜1との界面付近で、ソース・ドレイン領域3,
4の下の領域にイオン注入し、熱処理によってNを核と
する析出物の核形成を行った後、更に高温の熱処理で酸
素析出を行って形成されている。
開平1−181473号公報記載に係るSOI素子の形
成技術が提案されている。この従来技術は、図16に示
すように、絶縁膜1上にシリコン単結晶膜2を形成し、
このシリコン単結晶膜2内にソース・ドレイン領域3,
4及びチャネル領域5を形成すると共に、ゲッタリング
源の酸素析出物である欠陥層6,7を形成している。こ
の欠陥層6,7は、窒素(N)を、シリコン単結晶膜2
の絶縁膜1との界面付近で、ソース・ドレイン領域3,
4の下の領域にイオン注入し、熱処理によってNを核と
する析出物の核形成を行った後、更に高温の熱処理で酸
素析出を行って形成されている。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来技術にあっては、ゲッタリング源が酸素析出物で成る
欠陥層6,7がソース・ドレイン領域3,4の下にある
ため、ソース・ドレイン領域3,4と欠陥6,7を両方
形成するとなると、シリコン単結晶膜2を厚く形成しな
ければならないという問題が生じる。特に、欠陥層6,
7をシリコン単結晶膜2の下部のみに形成するには、イ
オン注入の打込み深さの制御及び温度制御が困難である
ため、歩留りを低下させる問題点を有している。
来技術にあっては、ゲッタリング源が酸素析出物で成る
欠陥層6,7がソース・ドレイン領域3,4の下にある
ため、ソース・ドレイン領域3,4と欠陥6,7を両方
形成するとなると、シリコン単結晶膜2を厚く形成しな
ければならないという問題が生じる。特に、欠陥層6,
7をシリコン単結晶膜2の下部のみに形成するには、イ
オン注入の打込み深さの制御及び温度制御が困難である
ため、歩留りを低下させる問題点を有している。
【0008】また、酸素析出物で成る欠陥層をソース・
ドレイン領域の下でなくて、外側に位置させて形成した
場合、今度はシリコン単結晶膜の幅寸法を長くする必要
が有り、素子の微細化傾向に逆行するものとなる。
ドレイン領域の下でなくて、外側に位置させて形成した
場合、今度はシリコン単結晶膜の幅寸法を長くする必要
が有り、素子の微細化傾向に逆行するものとなる。
【0009】本発明は、このような従来の問題点に着目
して創案されたものであって、有効なゲッタリング構造
を有するSOI構造の半導体装置及び歩留りを向上する
その半導体装置の製造方法を得んとするものである。
して創案されたものであって、有効なゲッタリング構造
を有するSOI構造の半導体装置及び歩留りを向上する
その半導体装置の製造方法を得んとするものである。
【0010】
【課題を解決するための手段】請求項1記載の発明は、
絶縁基板上のシリコン単結晶膜に形成した半導体装置に
おいて、前記シリコン単結晶膜の側壁面および上部表面
に、ゲッタリング用欠陥膜を設けたことを、その解決手
段としている。
絶縁基板上のシリコン単結晶膜に形成した半導体装置に
おいて、前記シリコン単結晶膜の側壁面および上部表面
に、ゲッタリング用欠陥膜を設けたことを、その解決手
段としている。
【0011】請求項2記載の発明は、上記ゲッタリング
用欠陥膜をソース・ドレイン電極の一部としたことを特
徴としている。
用欠陥膜をソース・ドレイン電極の一部としたことを特
徴としている。
【0012】請求項3記載の発明は、絶縁基板上のシリ
コン単結晶膜に形成した半導体装置において、前記シリ
コン単結晶膜の側壁面および上部表面に、ゲッタリング
用欠陥膜として平坦化用サイドウォールを設けたことを
特徴とする。
コン単結晶膜に形成した半導体装置において、前記シリ
コン単結晶膜の側壁面および上部表面に、ゲッタリング
用欠陥膜として平坦化用サイドウォールを設けたことを
特徴とする。
【0013】請求項4記載の発明は、絶縁基板上にシリ
コン単結晶でなる素子形成領域層を形成する工程と、全
面に多結晶シリコン膜を堆積させた後、パターニングを
行い前記素子形成領域層のソース・ドレイン領域表面に
多結晶シリコン膜を残す工程と、前記ソース・ドレイン
領域上の夫々の多結晶シリコン膜に電極配線を接続させ
る工程を備えることを、その解決方法としている。
コン単結晶でなる素子形成領域層を形成する工程と、全
面に多結晶シリコン膜を堆積させた後、パターニングを
行い前記素子形成領域層のソース・ドレイン領域表面に
多結晶シリコン膜を残す工程と、前記ソース・ドレイン
領域上の夫々の多結晶シリコン膜に電極配線を接続させ
る工程を備えることを、その解決方法としている。
【0014】
【作用】請求項1記載の発明においては、SOI構造を
構成するシリコン単結晶膜の側壁面および上部表面にゲ
ッタリング用欠陥膜を設けるため、シリコン単結晶膜の
膜厚及び幅寸法を拡大することがなく、また、シリコン
単結晶膜内に損傷を与えることを回避できる。
構成するシリコン単結晶膜の側壁面および上部表面にゲ
ッタリング用欠陥膜を設けるため、シリコン単結晶膜の
膜厚及び幅寸法を拡大することがなく、また、シリコン
単結晶膜内に損傷を与えることを回避できる。
【0015】請求項2記載の発明は、ソース・ドレイン
電極の一部がゲッタリング用欠陥膜であるため、ソース
・ドレイン領域への確実な接合を有し、ゲッタリング作
用を確実とする。
電極の一部がゲッタリング用欠陥膜であるため、ソース
・ドレイン領域への確実な接合を有し、ゲッタリング作
用を確実とする。
【0016】請求項3記載の発明は、絶縁膜表面から突
出しているシリコン単結晶膜の周側壁の平坦化用サイド
ウォールをゲッタリング用欠陥とすることにより、工程
を増やすことなく、ゲッタリング層を形成できる作用が
ある。
出しているシリコン単結晶膜の周側壁の平坦化用サイド
ウォールをゲッタリング用欠陥とすることにより、工程
を増やすことなく、ゲッタリング層を形成できる作用が
ある。
【0017】請求項4記載の発明は、多結晶シリコン膜
の堆積及びエッチングでゲッタリング欠陥膜が形成で
き、シリコン単結晶膜を損傷を与えずに半導体装置が製
造できる。このため、工程数の増加を抑制することが可
能となる。
の堆積及びエッチングでゲッタリング欠陥膜が形成で
き、シリコン単結晶膜を損傷を与えずに半導体装置が製
造できる。このため、工程数の増加を抑制することが可
能となる。
【0018】
【実施例】以下、本発明に係る半導体装置及びその製造
方法の詳細を図面に示す実施例に基づいて説明する。
方法の詳細を図面に示す実施例に基づいて説明する。
【0019】(実施例1) 本実施例は、SOI構造を構成するシリコン単結晶膜に
電界効果トランジスタを製造する場合に、本発明を適用
したものである。
電界効果トランジスタを製造する場合に、本発明を適用
したものである。
【0020】先ず、SiO2で成る絶縁膜11上に、周
知の技術を用いて、図1に示すように、シリコン単結晶
膜12を素子形成領域分だけパターニングして島状に形
成する。そして、全面に多結晶シリコン膜13をCVD
法にて堆積させる。
知の技術を用いて、図1に示すように、シリコン単結晶
膜12を素子形成領域分だけパターニングして島状に形
成する。そして、全面に多結晶シリコン膜13をCVD
法にて堆積させる。
【0021】次に、多結晶シリコン膜13をシリコン単
結晶膜12上及び側壁を覆う範囲を残すように、リソグ
ラフィー技術及びエッチング技術を用いてパターニング
した後、全面にシリコンナイトライド(Si3N4)膜1
4を堆積させる。そして、図2に示すように、レジスト
層10をパターニングした後、シリコンナイトライド膜
14及び多結晶シリコン膜13をドライエッチングす
る。
結晶膜12上及び側壁を覆う範囲を残すように、リソグ
ラフィー技術及びエッチング技術を用いてパターニング
した後、全面にシリコンナイトライド(Si3N4)膜1
4を堆積させる。そして、図2に示すように、レジスト
層10をパターニングした後、シリコンナイトライド膜
14及び多結晶シリコン膜13をドライエッチングす
る。
【0022】この後、レジスト層10を除去し、熱酸化
(950℃程度)を行いゲート酸化膜18を形成する。
次に、図3に示すように、全面に多結晶シリコンで成る
ゲート材料膜15をCVD法にて堆積する。さらに、リ
ソグラフィー技術及びエッチング技術により、図4に示
すように、ゲート材料膜15を加工してゲート電極15
Aを形成する。
(950℃程度)を行いゲート酸化膜18を形成する。
次に、図3に示すように、全面に多結晶シリコンで成る
ゲート材料膜15をCVD法にて堆積する。さらに、リ
ソグラフィー技術及びエッチング技術により、図4に示
すように、ゲート材料膜15を加工してゲート電極15
Aを形成する。
【0023】次に、図5に示すように、全面にSiO2
膜16を堆積させた後、ソース・ドレインへの接続孔を
多結晶シリコン膜13の表面まで開口した後、周知の技
術を用いて、図6に示すように、ソース電極17A及び
ドレイン電極17Bを形成して完成する。
膜16を堆積させた後、ソース・ドレインへの接続孔を
多結晶シリコン膜13の表面まで開口した後、周知の技
術を用いて、図6に示すように、ソース電極17A及び
ドレイン電極17Bを形成して完成する。
【0024】本実施例では、多結晶シリコン膜13が、
シリコン単結晶膜12に形成したソース領域12A及び
ドレイン領域12Bを夫々覆うため、両領域の汚染源等
をゲッタリングする効果を奏する。
シリコン単結晶膜12に形成したソース領域12A及び
ドレイン領域12Bを夫々覆うため、両領域の汚染源等
をゲッタリングする効果を奏する。
【0025】なお、上記実施例においては、ソース・ド
レイン領域の形成工程を省略して説明した。
レイン領域の形成工程を省略して説明した。
【0026】(実施例2) 図7〜図11は、本発明の実施例2の工程を示す断面図
である。
である。
【0027】本実施例は、図7に示すように、シリコン
基板21上に、SiO2で成る絶縁膜22を形成し、周
知の技術(例えば多結晶シリコン膜のレーザ照射による
溶融再結晶化)を用いてシリコン単結晶膜23を形成す
る。
基板21上に、SiO2で成る絶縁膜22を形成し、周
知の技術(例えば多結晶シリコン膜のレーザ照射による
溶融再結晶化)を用いてシリコン単結晶膜23を形成す
る。
【0028】次に、図8に示すように、シリコン単結晶
膜23の表面にシリコン酸化膜24を熱酸化により形成
した後、レジストパターン25を形成する。そして、こ
のレジストパターン25をマスクとして、シリコン酸化
膜24及びシリコン単結晶膜23を異方性エッチング
(RIE)した後、図9に示すように、全面に多結晶シ
リコン膜26をCVD法にて堆積させる。
膜23の表面にシリコン酸化膜24を熱酸化により形成
した後、レジストパターン25を形成する。そして、こ
のレジストパターン25をマスクとして、シリコン酸化
膜24及びシリコン単結晶膜23を異方性エッチング
(RIE)した後、図9に示すように、全面に多結晶シ
リコン膜26をCVD法にて堆積させる。
【0029】次に、図10に示すように、反応性イオン
エッチング(RIE)により全面エッチバックを行いシ
リコン単結晶膜23の周側壁に、多結晶シリコン膜26
で成るサイドウォール26Aを残す。なお、このサイド
ウォール26Aの高さは、後続の素子形成の加工性を考
慮すると、シリコン単結晶膜23の膜厚と同じか、又は
若干低い方が望ましい。
エッチング(RIE)により全面エッチバックを行いシ
リコン単結晶膜23の周側壁に、多結晶シリコン膜26
で成るサイドウォール26Aを残す。なお、このサイド
ウォール26Aの高さは、後続の素子形成の加工性を考
慮すると、シリコン単結晶膜23の膜厚と同じか、又は
若干低い方が望ましい。
【0030】次に、シリコン酸化膜24を除去した後、
通常の電界効果トランジスタ製造技術を用いれば、図1
1に示すようなトランジスタとなる。なお、図中27は
ゲート酸化膜、28はゲート電極、29Aはソース領
域、29Bはドレイン領域を示している。
通常の電界効果トランジスタ製造技術を用いれば、図1
1に示すようなトランジスタとなる。なお、図中27は
ゲート酸化膜、28はゲート電極、29Aはソース領
域、29Bはドレイン領域を示している。
【0031】本実施例は、ゲッタリング用欠陥膜として
サイドウォール26Aを形成したことにより、ソース・
ドレイン領域を形成したシリコン単結晶膜23のゲッタ
リングを側壁部で行うことができ、このサイドウォール
26Aはシリコン単結晶膜23の絶縁膜22に対する段
差を緩和し平坦化に寄与する。
サイドウォール26Aを形成したことにより、ソース・
ドレイン領域を形成したシリコン単結晶膜23のゲッタ
リングを側壁部で行うことができ、このサイドウォール
26Aはシリコン単結晶膜23の絶縁膜22に対する段
差を緩和し平坦化に寄与する。
【0032】なお、本実施例では、MOS型トランジス
タであるため、ソースとドレインが異電位となりサイド
ウォール26Aに漏れ電流が流れる可能性がある。この
ため、図13に示すように形成したサイドウォール26
Aを、図14に示すように、ソース・ドレイン領域29
A,29Bの両脇のサイドウォール26Aを除去するこ
とが必要である。
タであるため、ソースとドレインが異電位となりサイド
ウォール26Aに漏れ電流が流れる可能性がある。この
ため、図13に示すように形成したサイドウォール26
Aを、図14に示すように、ソース・ドレイン領域29
A,29Bの両脇のサイドウォール26Aを除去するこ
とが必要である。
【0033】(実施例3) 図12は、実施例3を示す断面図である。本実施例は、
電界効果トランジスタではなくバイポーラトランジスタ
を作成した例である。シリコン単結晶膜の周縁部では、
バイポーラトランジスタであるため、同電位となり、全
周に亘ってサイドウォールを設けることができる。
電界効果トランジスタではなくバイポーラトランジスタ
を作成した例である。シリコン単結晶膜の周縁部では、
バイポーラトランジスタであるため、同電位となり、全
周に亘ってサイドウォールを設けることができる。
【0034】(実施例4) 図15は、本発明の実施例4を示す断面である。
【0035】本実施例は、シリコン単結晶膜23の側壁
及び上面を覆うゲッタリング用欠陥膜26Bとゲート電
極26Cを多結晶シリコン膜で同時に形成した例であ
り、製造工程が簡便となる。
及び上面を覆うゲッタリング用欠陥膜26Bとゲート電
極26Cを多結晶シリコン膜で同時に形成した例であ
り、製造工程が簡便となる。
【0036】以上、各実施例について説明したが、本発
明はこれらに限定されるものではなく、構成の要旨に不
随する各種の材料変更及び構造変更等の設計変更が可能
である。
明はこれらに限定されるものではなく、構成の要旨に不
随する各種の材料変更及び構造変更等の設計変更が可能
である。
【0037】
【発明の効果】以上の説明から明らかなように、本発明
によれば、SOI素子の安定したゲッタリングを確実に
する効果を奏する。
によれば、SOI素子の安定したゲッタリングを確実に
する効果を奏する。
【0038】また、シリコン単結晶膜に負担をかけない
構造であるため、素子特性の劣化を抑制する効果があ
る。
構造であるため、素子特性の劣化を抑制する効果があ
る。
【0039】さらに、請求項3記載の発明にあっては、
通常の平坦化工程と、ゲッタリング用欠陥膜の形成工程
が同一であるため、製造工程を簡便にする効果がある。
通常の平坦化工程と、ゲッタリング用欠陥膜の形成工程
が同一であるため、製造工程を簡便にする効果がある。
【0040】請求項2及び4記載の発明においては、ゲ
ッタリング欠陥膜がソース・ドレインの表面と確実に接
合するため、ゲッタリング効果を高めることができる。
ッタリング欠陥膜がソース・ドレインの表面と確実に接
合するため、ゲッタリング効果を高めることができる。
【図1】本発明の実施例1の製造工程を示す断面図。
【図2】本発明の実施例1の製造工程を示す断面図。
【図3】本発明の実施例1の製造工程を示す断面図。
【図4】本発明の実施例1の製造工程を示す断面図。
【図5】本発明の実施例1の製造工程を示す断面図。
【図6】本発明の実施例1製造工程を示す断面図。
【図7】本発明の実施例2の製造工程を示す断面図。
【図8】本発明の実施例2の製造工程を示す断面図。
【図9】本発明の実施例2の製造工程を示す断面図。
【図10】本発明の実施例2の製造工程を示す断面図。
【図11】本発明の実施例2の製造工程を示す断面図。
【図12】本発明の実施例3の断面図。
【図13】ゲッタリング用欠陥膜のパターニング工程の
平面図。
平面図。
【図14】ゲッタリング用欠陥膜のパターニング工程の
平面図。
平面図。
【図15】本発明の実施例4の断面図。
【図16】従来例の断面図。
11…絶縁膜 12…シリコン単結晶膜 13…多結晶シリコン膜 17A…ソース電極 17B…ドレイン電極 26A…サイドウォール 26B…ゲッタリング用欠陥膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/322 H01L 21/336 H01L 29/786
Claims (4)
- 【請求項1】 絶縁基板上のシリコン単結晶膜に形成し
た半導体装置において、 前記シリコン単結晶膜の側壁面および上部表面に、ゲッ
タリング用欠陥膜を設けたことを特徴とする半導体装
置。 - 【請求項2】 前記ゲッタリング用欠陥膜は、ソース・
ドレイン電極の一部を構成する請求項1記載の半導体装
置。 - 【請求項3】 絶縁基板上のシリコン単結晶膜に形成し
た半導体装置において、 前記シリコン単結晶膜の側壁面および上部表面に、 ゲッ
タリング用欠陥膜として平坦化用サイドウォールを設け
たことを特徴とする半導体装置。 - 【請求項4】 絶縁基板上にシリコン単結晶でなる素子
形成領域層を形成する工程と、 全面に多結晶シリコン膜を堆積させた後、パターニング
を行い前記素子形成領域層のソース・ドレイン領域表面
に多結晶シリコン膜を残す工程と、 前記ソース・ドレイン領域上の夫々の多結晶シリコン膜
に電極配線を接続させる工程を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27863192A JP3297937B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27863192A JP3297937B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06132292A JPH06132292A (ja) | 1994-05-13 |
JP3297937B2 true JP3297937B2 (ja) | 2002-07-02 |
Family
ID=17599971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27863192A Expired - Fee Related JP3297937B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3297937B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW274628B (ja) * | 1994-06-03 | 1996-04-21 | At & T Corp | |
JP2000164830A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
JP4785258B2 (ja) * | 2000-03-10 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
JP2015207639A (ja) * | 2014-04-18 | 2015-11-19 | ソニー株式会社 | 高周波スイッチ用半導体装置、高周波スイッチおよび高周波モジュール |
-
1992
- 1992-10-16 JP JP27863192A patent/JP3297937B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06132292A (ja) | 1994-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61166079A (ja) | 持久記憶セル及びその製造方法 | |
JPH10178172A (ja) | 半導体装置及びその製造方法 | |
JPS6182482A (ja) | GaAs電界効果トランジスタの製造方法 | |
JP3229665B2 (ja) | Mosfetの製造方法 | |
JP2525144B2 (ja) | 不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法 | |
US6235585B1 (en) | Method for fabricating flash memory device and peripheral area | |
JP3297937B2 (ja) | 半導体装置及びその製造方法 | |
JP3494458B2 (ja) | 半導体不揮発性記憶装置及びその製造方法 | |
JPS59165434A (ja) | 半導体装置の製造方法 | |
JPH03154383A (ja) | 半導体装置 | |
JP2793141B2 (ja) | トレンチ素子分離膜を有する半導体装置の製造方法 | |
JP3436315B2 (ja) | Monos型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
JP3383244B2 (ja) | 半導体トランジスタ及びその製造方法 | |
JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
JP3197669B2 (ja) | 薄膜トランジスタ並びにその製造方法 | |
JPH09162392A (ja) | 半導体装置 | |
JPS6159675B2 (ja) | ||
JPH098299A (ja) | 半導体装置及びその製造方法 | |
JPH05190854A (ja) | 半導体装置の製造方法 | |
JP3153946B2 (ja) | 不揮発性記憶装置およびその製造方法 | |
JP3783240B2 (ja) | フラッシュメモリの製造方法 | |
JPH02186625A (ja) | 半導体装置の製造方法 | |
JPH08222736A (ja) | Mos型トランジスタの製造方法 | |
JP3139208B2 (ja) | 電界効果トランジスタの製造方法 | |
JPS63117470A (ja) | モス型半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |