JP3297937B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、更に詳しくは、ＳＯＩ（Ｓilicｏn Ｏ
n Ｉnsulator）素子のゲッタリング構造及びその形成方
法に係わる。
製造方法に関し、更に詳しくは、ＳＯＩ（Ｓilicｏn Ｏ
n Ｉnsulator）素子のゲッタリング構造及びその形成方
法に係わる。
【０００２】
【従来の技術】一般に、単結晶シリコン上に素子を作成
する場合には、素子製造工程中に混入するＦｅ，Ｃｒ，
Ｎｉ等の重金属原子による汚染が生じる。このような重
金属汚染を捕獲するゲッタリング技術としては、エクス
トリンシックゲッタリング法（ＥＧ法）とイントリンシ
ックゲッタリング法が知られている。
する場合には、素子製造工程中に混入するＦｅ，Ｃｒ，
Ｎｉ等の重金属原子による汚染が生じる。このような重
金属汚染を捕獲するゲッタリング技術としては、エクス
トリンシックゲッタリング法（ＥＧ法）とイントリンシ
ックゲッタリング法が知られている。
【０００３】ＥＧ法は、基板裏面に、サンドブラスト，
レーザ照射を施したり、多結晶シリコン等を裏面に形成
することにより、歪領域を形成し、ゲッタリング源とす
る手法である。
レーザ照射を施したり、多結晶シリコン等を裏面に形成
することにより、歪領域を形成し、ゲッタリング源とす
る手法である。
【０００４】また、ＩＧ法は、基板内部に、過飽和格子
間酸素を析出させ、形成された酸素析出物と二次欠陥を
ゲッタリング源とする手法である。
間酸素を析出させ、形成された酸素析出物と二次欠陥を
ゲッタリング源とする手法である。
【０００５】しかし、シリコンウエハ上に絶縁膜を形成
し、この絶縁膜上に、多結晶シリコンを堆積させレーザ
照射等の熱線により溶融再結晶化させてシリコン単結晶
膜を形成及びＳＯＩ構造においては、上記したＥＧ法及
びＩＧ法は適用することができない。即ち、上記シリコ
ン単結晶膜は、溶融再結晶化させる前の多結晶シリコン
をＣＶＤ法等で形成するため、酸素含有量は少なく、Ｉ
Ｇ法を用いることができない。また、このように絶縁膜
上に薄いシリコン単結晶膜を形成したＳＯＩ基板におい
ては、裏面や基板内部にゲッタリング源を形成しても、
絶縁膜が障壁となってゲッタリング作用を得ることがで
きない。
し、この絶縁膜上に、多結晶シリコンを堆積させレーザ
照射等の熱線により溶融再結晶化させてシリコン単結晶
膜を形成及びＳＯＩ構造においては、上記したＥＧ法及
びＩＧ法は適用することができない。即ち、上記シリコ
ン単結晶膜は、溶融再結晶化させる前の多結晶シリコン
をＣＶＤ法等で形成するため、酸素含有量は少なく、Ｉ
Ｇ法を用いることができない。また、このように絶縁膜
上に薄いシリコン単結晶膜を形成したＳＯＩ基板におい
ては、裏面や基板内部にゲッタリング源を形成しても、
絶縁膜が障壁となってゲッタリング作用を得ることがで
きない。
【０００６】そこで、このような問題の対策として、特
開平１−１８１４７３号公報記載に係るＳＯＩ素子の形
成技術が提案されている。この従来技術は、図１６に示
すように、絶縁膜１上にシリコン単結晶膜２を形成し、
このシリコン単結晶膜２内にソース・ドレイン領域３，
４及びチャネル領域５を形成すると共に、ゲッタリング
源の酸素析出物である欠陥層６，７を形成している。こ
の欠陥層６，７は、窒素（Ｎ）を、シリコン単結晶膜２
の絶縁膜１との界面付近で、ソース・ドレイン領域３，
４の下の領域にイオン注入し、熱処理によってＮを核と
する析出物の核形成を行った後、更に高温の熱処理で酸
素析出を行って形成されている。
開平１−１８１４７３号公報記載に係るＳＯＩ素子の形
成技術が提案されている。この従来技術は、図１６に示
すように、絶縁膜１上にシリコン単結晶膜２を形成し、
このシリコン単結晶膜２内にソース・ドレイン領域３，
４及びチャネル領域５を形成すると共に、ゲッタリング
源の酸素析出物である欠陥層６，７を形成している。こ
の欠陥層６，７は、窒素（Ｎ）を、シリコン単結晶膜２
の絶縁膜１との界面付近で、ソース・ドレイン領域３，
４の下の領域にイオン注入し、熱処理によってＮを核と
する析出物の核形成を行った後、更に高温の熱処理で酸
素析出を行って形成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来技術にあっては、ゲッタリング源が酸素析出物で成る
欠陥層６，７がソース・ドレイン領域３，４の下にある
ため、ソース・ドレイン領域３，４と欠陥６，７を両方
形成するとなると、シリコン単結晶膜２を厚く形成しな
ければならないという問題が生じる。特に、欠陥層６，
７をシリコン単結晶膜２の下部のみに形成するには、イ
オン注入の打込み深さの制御及び温度制御が困難である
ため、歩留りを低下させる問題点を有している。
来技術にあっては、ゲッタリング源が酸素析出物で成る
欠陥層６，７がソース・ドレイン領域３，４の下にある
ため、ソース・ドレイン領域３，４と欠陥６，７を両方
形成するとなると、シリコン単結晶膜２を厚く形成しな
ければならないという問題が生じる。特に、欠陥層６，
７をシリコン単結晶膜２の下部のみに形成するには、イ
オン注入の打込み深さの制御及び温度制御が困難である
ため、歩留りを低下させる問題点を有している。
【０００８】また、酸素析出物で成る欠陥層をソース・
ドレイン領域の下でなくて、外側に位置させて形成した
場合、今度はシリコン単結晶膜の幅寸法を長くする必要
が有り、素子の微細化傾向に逆行するものとなる。
ドレイン領域の下でなくて、外側に位置させて形成した
場合、今度はシリコン単結晶膜の幅寸法を長くする必要
が有り、素子の微細化傾向に逆行するものとなる。
【０００９】本発明は、このような従来の問題点に着目
して創案されたものであって、有効なゲッタリング構造
を有するＳＯＩ構造の半導体装置及び歩留りを向上する
その半導体装置の製造方法を得んとするものである。
して創案されたものであって、有効なゲッタリング構造
を有するＳＯＩ構造の半導体装置及び歩留りを向上する
その半導体装置の製造方法を得んとするものである。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
絶縁基板上のシリコン単結晶膜に形成した半導体装置に
おいて、前記シリコン単結晶膜の側壁面および上部表面
に、ゲッタリング用欠陥膜を設けたことを、その解決手
段としている。
絶縁基板上のシリコン単結晶膜に形成した半導体装置に
おいて、前記シリコン単結晶膜の側壁面および上部表面
に、ゲッタリング用欠陥膜を設けたことを、その解決手
段としている。
【００１１】請求項２記載の発明は、上記ゲッタリング
用欠陥膜をソース・ドレイン電極の一部としたことを特
徴としている。
用欠陥膜をソース・ドレイン電極の一部としたことを特
徴としている。
【００１２】請求項３記載の発明は、絶縁基板上のシリ
コン単結晶膜に形成した半導体装置において、前記シリ
コン単結晶膜の側壁面および上部表面に、ゲッタリング
用欠陥膜として平坦化用サイドウォールを設けたことを
特徴とする。
コン単結晶膜に形成した半導体装置において、前記シリ
コン単結晶膜の側壁面および上部表面に、ゲッタリング
用欠陥膜として平坦化用サイドウォールを設けたことを
特徴とする。
【００１３】請求項４記載の発明は、絶縁基板上にシリ
コン単結晶でなる素子形成領域層を形成する工程と、全
面に多結晶シリコン膜を堆積させた後、パターニングを
行い前記素子形成領域層のソース・ドレイン領域表面に
多結晶シリコン膜を残す工程と、前記ソース・ドレイン
領域上の夫々の多結晶シリコン膜に電極配線を接続させ
る工程を備えることを、その解決方法としている。
コン単結晶でなる素子形成領域層を形成する工程と、全
面に多結晶シリコン膜を堆積させた後、パターニングを
行い前記素子形成領域層のソース・ドレイン領域表面に
多結晶シリコン膜を残す工程と、前記ソース・ドレイン
領域上の夫々の多結晶シリコン膜に電極配線を接続させ
る工程を備えることを、その解決方法としている。
【００１４】
【作用】請求項１記載の発明においては、ＳＯＩ構造を
構成するシリコン単結晶膜の側壁面および上部表面にゲ
ッタリング用欠陥膜を設けるため、シリコン単結晶膜の
膜厚及び幅寸法を拡大することがなく、また、シリコン
単結晶膜内に損傷を与えることを回避できる。
構成するシリコン単結晶膜の側壁面および上部表面にゲ
ッタリング用欠陥膜を設けるため、シリコン単結晶膜の
膜厚及び幅寸法を拡大することがなく、また、シリコン
単結晶膜内に損傷を与えることを回避できる。
【００１５】請求項２記載の発明は、ソース・ドレイン
電極の一部がゲッタリング用欠陥膜であるため、ソース
・ドレイン領域への確実な接合を有し、ゲッタリング作
用を確実とする。
電極の一部がゲッタリング用欠陥膜であるため、ソース
・ドレイン領域への確実な接合を有し、ゲッタリング作
用を確実とする。
【００１６】請求項３記載の発明は、絶縁膜表面から突
出しているシリコン単結晶膜の周側壁の平坦化用サイド
ウォールをゲッタリング用欠陥とすることにより、工程
を増やすことなく、ゲッタリング層を形成できる作用が
ある。
出しているシリコン単結晶膜の周側壁の平坦化用サイド
ウォールをゲッタリング用欠陥とすることにより、工程
を増やすことなく、ゲッタリング層を形成できる作用が
ある。
【００１７】請求項４記載の発明は、多結晶シリコン膜
の堆積及びエッチングでゲッタリング欠陥膜が形成で
き、シリコン単結晶膜を損傷を与えずに半導体装置が製
造できる。このため、工程数の増加を抑制することが可
能となる。
の堆積及びエッチングでゲッタリング欠陥膜が形成で
き、シリコン単結晶膜を損傷を与えずに半導体装置が製
造できる。このため、工程数の増加を抑制することが可
能となる。
【００１８】
【実施例】以下、本発明に係る半導体装置及びその製造
方法の詳細を図面に示す実施例に基づいて説明する。
方法の詳細を図面に示す実施例に基づいて説明する。
【００１９】（実施例１） 本実施例は、ＳＯＩ構造を構成するシリコン単結晶膜に
電界効果トランジスタを製造する場合に、本発明を適用
したものである。
電界効果トランジスタを製造する場合に、本発明を適用
したものである。
【００２０】先ず、ＳｉＯ2で成る絶縁膜１１上に、周
知の技術を用いて、図１に示すように、シリコン単結晶
膜１２を素子形成領域分だけパターニングして島状に形
成する。そして、全面に多結晶シリコン膜１３をＣＶＤ
法にて堆積させる。
知の技術を用いて、図１に示すように、シリコン単結晶
膜１２を素子形成領域分だけパターニングして島状に形
成する。そして、全面に多結晶シリコン膜１３をＣＶＤ
法にて堆積させる。
【００２１】次に、多結晶シリコン膜１３をシリコン単
結晶膜１２上及び側壁を覆う範囲を残すように、リソグ
ラフィー技術及びエッチング技術を用いてパターニング
した後、全面にシリコンナイトライド（Ｓｉ3Ｎ4）膜１
４を堆積させる。そして、図２に示すように、レジスト
層１０をパターニングした後、シリコンナイトライド膜
１４及び多結晶シリコン膜１３をドライエッチングす
る。
結晶膜１２上及び側壁を覆う範囲を残すように、リソグ
ラフィー技術及びエッチング技術を用いてパターニング
した後、全面にシリコンナイトライド（Ｓｉ3Ｎ4）膜１
４を堆積させる。そして、図２に示すように、レジスト
層１０をパターニングした後、シリコンナイトライド膜
１４及び多結晶シリコン膜１３をドライエッチングす
る。
【００２２】この後、レジスト層１０を除去し、熱酸化
（９５０℃程度）を行いゲート酸化膜１８を形成する。
次に、図３に示すように、全面に多結晶シリコンで成る
ゲート材料膜１５をＣＶＤ法にて堆積する。さらに、リ
ソグラフィー技術及びエッチング技術により、図４に示
すように、ゲート材料膜１５を加工してゲート電極１５
Ａを形成する。
（９５０℃程度）を行いゲート酸化膜１８を形成する。
次に、図３に示すように、全面に多結晶シリコンで成る
ゲート材料膜１５をＣＶＤ法にて堆積する。さらに、リ
ソグラフィー技術及びエッチング技術により、図４に示
すように、ゲート材料膜１５を加工してゲート電極１５
Ａを形成する。
【００２３】次に、図５に示すように、全面にＳｉＯ2
膜１６を堆積させた後、ソース・ドレインへの接続孔を
多結晶シリコン膜１３の表面まで開口した後、周知の技
術を用いて、図６に示すように、ソース電極１７Ａ及び
ドレイン電極１７Ｂを形成して完成する。
膜１６を堆積させた後、ソース・ドレインへの接続孔を
多結晶シリコン膜１３の表面まで開口した後、周知の技
術を用いて、図６に示すように、ソース電極１７Ａ及び
ドレイン電極１７Ｂを形成して完成する。
【００２４】本実施例では、多結晶シリコン膜１３が、
シリコン単結晶膜１２に形成したソース領域１２Ａ及び
ドレイン領域１２Ｂを夫々覆うため、両領域の汚染源等
をゲッタリングする効果を奏する。
シリコン単結晶膜１２に形成したソース領域１２Ａ及び
ドレイン領域１２Ｂを夫々覆うため、両領域の汚染源等
をゲッタリングする効果を奏する。
【００２５】なお、上記実施例においては、ソース・ド
レイン領域の形成工程を省略して説明した。
レイン領域の形成工程を省略して説明した。
【００２６】（実施例２） 図７〜図１１は、本発明の実施例２の工程を示す断面図
である。
である。
【００２７】本実施例は、図７に示すように、シリコン
基板２１上に、ＳｉＯ2で成る絶縁膜２２を形成し、周
知の技術（例えば多結晶シリコン膜のレーザ照射による
溶融再結晶化）を用いてシリコン単結晶膜２３を形成す
る。
基板２１上に、ＳｉＯ2で成る絶縁膜２２を形成し、周
知の技術（例えば多結晶シリコン膜のレーザ照射による
溶融再結晶化）を用いてシリコン単結晶膜２３を形成す
る。
【００２８】次に、図８に示すように、シリコン単結晶
膜２３の表面にシリコン酸化膜２４を熱酸化により形成
した後、レジストパターン２５を形成する。そして、こ
のレジストパターン２５をマスクとして、シリコン酸化
膜２４及びシリコン単結晶膜２３を異方性エッチング
（ＲＩＥ）した後、図９に示すように、全面に多結晶シ
リコン膜２６をＣＶＤ法にて堆積させる。
膜２３の表面にシリコン酸化膜２４を熱酸化により形成
した後、レジストパターン２５を形成する。そして、こ
のレジストパターン２５をマスクとして、シリコン酸化
膜２４及びシリコン単結晶膜２３を異方性エッチング
（ＲＩＥ）した後、図９に示すように、全面に多結晶シ
リコン膜２６をＣＶＤ法にて堆積させる。
【００２９】次に、図１０に示すように、反応性イオン
エッチング（ＲＩＥ）により全面エッチバックを行いシ
リコン単結晶膜２３の周側壁に、多結晶シリコン膜２６
で成るサイドウォール２６Ａを残す。なお、このサイド
ウォール２６Ａの高さは、後続の素子形成の加工性を考
慮すると、シリコン単結晶膜２３の膜厚と同じか、又は
若干低い方が望ましい。
エッチング（ＲＩＥ）により全面エッチバックを行いシ
リコン単結晶膜２３の周側壁に、多結晶シリコン膜２６
で成るサイドウォール２６Ａを残す。なお、このサイド
ウォール２６Ａの高さは、後続の素子形成の加工性を考
慮すると、シリコン単結晶膜２３の膜厚と同じか、又は
若干低い方が望ましい。
【００３０】次に、シリコン酸化膜２４を除去した後、
通常の電界効果トランジスタ製造技術を用いれば、図１
１に示すようなトランジスタとなる。なお、図中２７は
ゲート酸化膜、２８はゲート電極、２９Ａはソース領
域、２９Ｂはドレイン領域を示している。
通常の電界効果トランジスタ製造技術を用いれば、図１
１に示すようなトランジスタとなる。なお、図中２７は
ゲート酸化膜、２８はゲート電極、２９Ａはソース領
域、２９Ｂはドレイン領域を示している。
【００３１】本実施例は、ゲッタリング用欠陥膜として
サイドウォール２６Ａを形成したことにより、ソース・
ドレイン領域を形成したシリコン単結晶膜２３のゲッタ
リングを側壁部で行うことができ、このサイドウォール
２６Ａはシリコン単結晶膜２３の絶縁膜２２に対する段
差を緩和し平坦化に寄与する。
サイドウォール２６Ａを形成したことにより、ソース・
ドレイン領域を形成したシリコン単結晶膜２３のゲッタ
リングを側壁部で行うことができ、このサイドウォール
２６Ａはシリコン単結晶膜２３の絶縁膜２２に対する段
差を緩和し平坦化に寄与する。
【００３２】なお、本実施例では、ＭＯＳ型トランジス
タであるため、ソースとドレインが異電位となりサイド
ウォール２６Ａに漏れ電流が流れる可能性がある。この
ため、図１３に示すように形成したサイドウォール２６
Ａを、図１４に示すように、ソース・ドレイン領域２９
Ａ，２９Ｂの両脇のサイドウォール２６Ａを除去するこ
とが必要である。
タであるため、ソースとドレインが異電位となりサイド
ウォール２６Ａに漏れ電流が流れる可能性がある。この
ため、図１３に示すように形成したサイドウォール２６
Ａを、図１４に示すように、ソース・ドレイン領域２９
Ａ，２９Ｂの両脇のサイドウォール２６Ａを除去するこ
とが必要である。
【００３３】（実施例３） 図１２は、実施例３を示す断面図である。本実施例は、
電界効果トランジスタではなくバイポーラトランジスタ
を作成した例である。シリコン単結晶膜の周縁部では、
バイポーラトランジスタであるため、同電位となり、全
周に亘ってサイドウォールを設けることができる。
電界効果トランジスタではなくバイポーラトランジスタ
を作成した例である。シリコン単結晶膜の周縁部では、
バイポーラトランジスタであるため、同電位となり、全
周に亘ってサイドウォールを設けることができる。
【００３４】（実施例４） 図１５は、本発明の実施例４を示す断面である。
【００３５】本実施例は、シリコン単結晶膜２３の側壁
及び上面を覆うゲッタリング用欠陥膜２６Ｂとゲート電
極２６Ｃを多結晶シリコン膜で同時に形成した例であ
り、製造工程が簡便となる。
及び上面を覆うゲッタリング用欠陥膜２６Ｂとゲート電
極２６Ｃを多結晶シリコン膜で同時に形成した例であ
り、製造工程が簡便となる。
【００３６】以上、各実施例について説明したが、本発
明はこれらに限定されるものではなく、構成の要旨に不
随する各種の材料変更及び構造変更等の設計変更が可能
である。
明はこれらに限定されるものではなく、構成の要旨に不
随する各種の材料変更及び構造変更等の設計変更が可能
である。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＳＯＩ素子の安定したゲッタリングを確実に
する効果を奏する。
によれば、ＳＯＩ素子の安定したゲッタリングを確実に
する効果を奏する。
【００３８】また、シリコン単結晶膜に負担をかけない
構造であるため、素子特性の劣化を抑制する効果があ
る。
構造であるため、素子特性の劣化を抑制する効果があ
る。
【００３９】さらに、請求項３記載の発明にあっては、
通常の平坦化工程と、ゲッタリング用欠陥膜の形成工程
が同一であるため、製造工程を簡便にする効果がある。
通常の平坦化工程と、ゲッタリング用欠陥膜の形成工程
が同一であるため、製造工程を簡便にする効果がある。
【００４０】請求項２及び４記載の発明においては、ゲ
ッタリング欠陥膜がソース・ドレインの表面と確実に接
合するため、ゲッタリング効果を高めることができる。
ッタリング欠陥膜がソース・ドレインの表面と確実に接
合するため、ゲッタリング効果を高めることができる。
【図１】本発明の実施例１の製造工程を示す断面図。
【図２】本発明の実施例１の製造工程を示す断面図。
【図３】本発明の実施例１の製造工程を示す断面図。
【図４】本発明の実施例１の製造工程を示す断面図。
【図５】本発明の実施例１の製造工程を示す断面図。
【図６】本発明の実施例１製造工程を示す断面図。
【図７】本発明の実施例２の製造工程を示す断面図。
【図８】本発明の実施例２の製造工程を示す断面図。
【図９】本発明の実施例２の製造工程を示す断面図。
【図１０】本発明の実施例２の製造工程を示す断面図。
【図１１】本発明の実施例２の製造工程を示す断面図。
【図１２】本発明の実施例３の断面図。
【図１３】ゲッタリング用欠陥膜のパターニング工程の
平面図。
平面図。
【図１４】ゲッタリング用欠陥膜のパターニング工程の
平面図。
平面図。
【図１５】本発明の実施例４の断面図。
【図１６】従来例の断面図。
１１…絶縁膜 １２…シリコン単結晶膜 １３…多結晶シリコン膜 １７Ａ…ソース電極 １７Ｂ…ドレイン電極 ２６Ａ…サイドウォール ２６Ｂ…ゲッタリング用欠陥膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322 H01L 21/336 H01L 29/786
Claims (4)
- 【請求項１】 絶縁基板上のシリコン単結晶膜に形成し
た半導体装置において、 前記シリコン単結晶膜の側壁面および上部表面に、ゲッ
タリング用欠陥膜を設けたことを特徴とする半導体装
置。 - 【請求項２】 前記ゲッタリング用欠陥膜は、ソース・
ドレイン電極の一部を構成する請求項１記載の半導体装
置。 - 【請求項３】 絶縁基板上のシリコン単結晶膜に形成し
た半導体装置において、 前記シリコン単結晶膜の側壁面および上部表面に、 ゲッ
タリング用欠陥膜として平坦化用サイドウォールを設け
たことを特徴とする半導体装置。 - 【請求項４】 絶縁基板上にシリコン単結晶でなる素子
形成領域層を形成する工程と、 全面に多結晶シリコン膜を堆積させた後、パターニング
を行い前記素子形成領域層のソース・ドレイン領域表面
に多結晶シリコン膜を残す工程と、 前記ソース・ドレイン領域上の夫々の多結晶シリコン膜
に電極配線を接続させる工程を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27863192A JP3297937B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27863192A JP3297937B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132292A JPH06132292A (ja) | 1994-05-13 |
| JP3297937B2 true JP3297937B2 (ja) | 2002-07-02 |
Family
ID=17599971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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