JP2000164830A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP2000164830A JP10337658A JP33765898A JP2000164830A JP 2000164830 A JP2000164830 A JP 2000164830A JP 10337658 A JP10337658 A JP 10337658A JP 33765898 A JP33765898 A JP 33765898A JP 2000164830 A JP2000164830 A JP 2000164830A
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茂伸 前田
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Abstract

(57)【要約】 【課題】 素子の微細化にともない素子幅、素子厚が縮
小されても十分なゲッタリング効果を得ることが可能な
半導体記憶装置の製造方法を提供すること。 【解決手段】 この発明に係る半導体装置の製造方法
は、絶縁体２上に形成された単結晶シリコン３近傍にス
トレージノードとなる導電層７を形成し、導電層７と単
結晶シリコン３とが接続されるようにするストレージノ
ード形成工程と、ストレージノード形成工程後に単結晶
シリコン３を熱処理し、単結晶シリコン３内に含まれる
汚染物質を単結晶シリコン３に接続されている導電層７
によりゲッタリングするゲッタリング工程と、ゲッタリ
ング工程後に単結晶シリコン３上にゲート酸化膜８ａを
形成する工程とを含むものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の製造方法、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｏｒ）素子のゲッタリング方法に関する。
【０００２】
【従来の技術】近年の半導体記憶装置では、素子の高速
化や微細化を促進するために、絶縁体上に単結晶シリコ
ンを形成し、この単結晶シリコンに素子を形成するよう
にしたＳＯＩ素子が利用されるようになってきており、
その中でもキャパシタと組み合わせてＤＲＡＭセルを構
成する提案もなされている。
【０００３】図１４、図１５は上記ＳＯＩ素子を用いた
従来の半導体記憶装置の一例であるＤＲＡＭセルの製造
方法を示す工程図である。まず、図１４（ａ）に示すよ
うに、シリコン基板１０１上の絶縁体１０２上に単結晶
シリコンであるＳＯＩ層１０３を形成したＳＯＩ基板を
用意し、絶縁体１０２上のＳＯＩ層１０３の横に例えば
酸化シリコン等からなる素子分離１０４を形成する。
【０００４】次に、図１４（ｂ）に示すように、不純物
注入によりＳＯＩ層１０３にソース／ドレイン領域１０
３ａ、ｂを形成するとともに、ソース・ドレイン領域間
のＳＯＩ層１０３上にゲート酸化膜１０８ａを形成し、
さらに、このゲート酸化膜１０８ａを介してゲート電極
１０８を形成することでＭＯＳＦＥＴを形成する。
【０００５】次に、図１５（ａ）に示すように、ＭＯＳ
ＦＥＴ近傍部にキャパシタを形成するために、上記ＭＯ
ＳＦＥＴ形成後にトレンチ１０５を形成し、このトレン
チ１０５内壁を酸化して酸化シリコン膜１０６を形成し
た後、ポリシリコンを堆積しパターニングすることによ
りストレージノードとなるポリシリコン１０７を形成す
ることで、これらシリコン基板１０１、トレンチ内の酸
化シリコン膜１０６を介したストレージノード１０７に
よるキャパシタが形成される。
【０００６】なお、このポリシリコン１０７はトレンチ
１０５の開口部から延在形成されＳＯＩ層３のソース／
ドレイン領域１０３ｂ上で接続されるようにする。な
お、このストレージノードとなるポリシリコン１０７に
は導電性不純物が注入されており、導電性を有するよう
にする。
【０００７】このように、ＭＯＳＦＥＴ及びストレージ
ノード（キャパシタ）を形成した後に、図１５（ｂ）に
示すように、ＳＯＩ基板上に絶縁層１０９を形成し、Ｓ
ＯＩ層のソース／ドレイン領域３ａ上に導電体が埋設さ
れたコンタクトホール１１０を形成し、さらにこのコン
タクトホール１１０内の導電体と絶縁層１０９上に形成
されたＡｌビットライン１１１とが接続されるようにす
ることで、ＤＲＡＭセルを形成している。
【０００８】一般に、ＳＯＩ素子における単結晶シリコ
ンにＭＯＳＦＥＴを形成する場合には、ＳＯＩ基板の製
造工程中、あるいはゲート酸化膜形成前におけるソース
／ドレイン等の形成工程中にＦｅ、Ｃｒ、Ｎｉ等の重金
属原子が単結晶シリコン内に混入し、これら重金属原子
により単結晶シリコンが汚染されるが、ＳＯＩ素子では
単結晶シリコン下に絶縁体があるために、この絶縁体を
介して重金属原子が絶縁体下のシリコン基板のゲッタリ
ングサイトに拡散していくことができず、効果的なゲッ
タリングができなかった。
【０００９】そのため、図１４、図１５に示した半導体
記憶装置の製造方法においても、製造工程中に単結晶シ
リコンに重金属原子が混入され、ゲート酸化膜１０８ａ
の形成時には、単結晶シリコンであるＳＯＩ層１０３に
含まれる重金属原子がゲート酸化膜１０８ａ中に取り込
まれ、ゲート酸化膜のリーク低減や耐圧不良の原因にな
ったり、あるいは、ソース／ドレイン領域１０３ａ、ｂ
とチャネル領域間のジャンクション部で欠陥に取り込ま
れリークの原因となり、歩留まりを落としていた。
【００１０】なお、ＳＯＩ素子を用いてＭＯＳＦＥＴを
形成する半導体記憶装置においては、ＳＯＩ層又はＳＯ
Ｉ層上にゲッタリング用の多結晶シリコンを新たに設け
ることにより、ゲッタリングを行う方法、例えば、特開
平１０−２０９１６７号公報（以下、従来例１と呼ぶ）
や特開平６−１３２２９２号公報（以下、従来例２と呼
ぶ）が提案されている。
【００１１】従来例１では、ゲート酸化膜形成前に単結
晶シリコン内にゲッタリング用の多結晶シリコン領域を
選択的に形成することにより、単結晶シリコンに含まれ
る汚染物質をこの多結晶シリコン領域にゲッタリングす
るようにしている。
【００１２】また、従来例２では、ゲート酸化膜形成前
に単結晶シリコン上にゲッタリング用の多結晶シリコン
膜を形成することにより、単結晶シリコンに含まれる汚
染物質をこの多結晶シリコン膜にゲッタリングするよう
にしている。
【００１３】
【発明が解決しようとする課題】このような従来例１、
従来例２の手法を、図１４、図１５に示した半導体記憶
装置の製造方法に適用すれば、上記ＳＯＩ素子を用いた
ＤＲＡＭセルにおいてもゲッタリングを行うことが可能
になる。
【００１４】しかしながら、新たにゲッタリング用の多
結晶シリコンを形成する必要があり、製造プロセスが増
加するという問題点があるとともに、単結晶シリコン内
に新たにゲッタリング用の領域を設けたり、単結晶シリ
コン上に新たにゲッタリング用の膜を形成することにな
るので、素子幅、あるいは素子厚が増加し、素子の微細
化が困難になるという問題点があった。
【００１５】逆に、素子の微細化を図るために、素子
幅、素子厚を小さくすると、上記従来例１では、素子幅
が小さくなることより多結晶シリコン領域が形成可能な
領域が狭くなり、上記従来例２では、素子厚が小さくな
ることより多結晶シリコン膜を形成可能な厚さが薄くな
り、十分なゲッタリングが行えないという問題点を有し
ているため、これら従来例１、従来例２の手法を、図１
４、図１５に示した半導体記憶装置の製造方法に適用し
たとしても同様の問題点を有することになる。
【００１６】この発明は、かかる問題点を解決するため
になされたもので、素子の微細化にともない素子幅、素
子厚が縮小されても十分なゲッタリング効果を得ること
が可能な半導体記憶装置の製造方法を提供することを目
的とする。
【００１７】
【課題を解決するための手段】本発明に係る半導体記憶
装置の製造方法は、絶縁体上に形成された単結晶シリコ
ンにＭＯＳＦＥＴ及び前記単結晶シリコン近傍にストレ
ージノードを有するキャパシタを形成する半導体記憶装
置の製造方法であって、前記絶縁体上に形成された単結
晶シリコン近傍に前記ストレージノードとなる導電層を
形成し、前記導電層と前記単結晶シリコンとが接続され
るようにするストレージノード形成工程と、前記ストレ
ージノード形成工程後に前記単結晶シリコンを熱処理
し、前記単結晶シリコン内に含まれる汚染物質を前記単
結晶シリコンに接続されている導電層によりゲッタリン
グするゲッタリング工程と、前記ゲッタリング工程後に
前記単結晶シリコン上にゲート酸化膜を形成する工程と
を含んでいるものである。
【００１８】なお、前記キャパシタは、単結晶シリコン
上に形成されたストレージノードとなる導電層と、前記
導電層上に前記導電層と対向するように形成された上部
電極とを有するスタック型キャパシタ、またはストレー
ジノードとなる導電層をトレンチ内に形成したトレンチ
型キャパシタであってよく、さらに、トレンチ型キャパ
シタの場合には、ストレージノードとなる導電層がトレ
ンチ内壁上に膜状に形成されるようにしたり、トレンチ
内にプラグ状に埋設されるようにしてもよい。
【００１９】また、ストレージノードとなる導電層と単
結晶シリコンの接続に関しては、前記導電層が、単結晶
シリコンの側面と接続されるようにしてもよく、さら
に、単結晶シリコンの側面のみならず上面ともに接続さ
れるようにしてもよい。
【００２０】さらに、ストレージノード形成工程前に単
結晶シリコンに不純物を注入しソース／ドレイン領域を
形成し、ゲート酸化膜形成後にこのゲート酸化膜上にゲ
ート電極を形成するようにしてもよい。
【００２１】
【発明の実施の形態】実施の形態１．図１はこの実施の
形態１の半導体記憶装置を示す断面図である。図に示す
ように、シリコン基板１上には酸化シリコン（Ｓｉ
Ｏ2）からなる絶縁体２が形成され、この絶縁体２上に
単結晶シリコン３（以下、ＳＯＩ層と呼ぶ）が形成され
たＳＯＩ構造をしている。
【００２２】そして、このＳＯＩ層３にはＭＯＳＦＥＴ
のソース／ドレイン領域３ａ、ｂが形成されると共に、
このソース／ドレイン領域間にゲート酸化膜８ａ及びゲ
ート酸化膜８ａを介してゲート電極８が設けられ、ＭＯ
ＳＦＥＴが形成されている。なお、ソース／ドレイン領
域１０３ａ、ｂ端に低濃度不純物を注入して、低濃度不
純物領域（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
（以下、ＬＤＤと呼ぶ））を形成するようにしてもよ
い。
【００２３】そして、このＳＯＩ層３近傍部のＳＯＩ層
との隣接部位にトレンチ５が形成され、このトレンチ５
内壁に酸化シリコン膜等の絶縁膜６が形成されており、
さらに、トレンチ５内壁の酸化シリコン膜６上にはトレ
ンチ型キャパシタのストレージノードとなる多結晶シリ
コン、例えばのポリシリコン７を形成することによりト
レンチ型キャパシタが形成されている。このポリシリコ
ン７の一端が、トレンチ５から延在してＳＯＩ層３のソ
ース／ドレイン領域３ｂ上で接続されるようにする。な
お、このストレージノードとなるポリシリコン７には導
電性不純物が注入されており、導電性を有するようにす
る。
【００２４】また、これらＭＯＳＦＥＴ、及びキャパシ
タ上には酸化シリコン等の絶縁層９が形成されるととも
に、この絶縁層９上にＡｌ等の導電層１１が形成されて
いる。そして、ＳＯＩ層３のソース／ドレイン領域３ａ
と導電層１１とを電気的に接続するために絶縁層９中に
Ｗプラグ１０が形成されている。
【００２５】次に、図１に示した半導体記憶装置の製造
方法を説明する。図２、図３は図１に示した半導体記憶
装置の製造方法を説明するための工程図である。まず、
図２（ａ）に示すように、シリコン基板１上の絶縁体２
上に単結晶シリコンであるＳＯＩ層３を形成したＳＯＩ
基板を用意し、絶縁体２上のＳＯＩ層３の横に例えば酸
化シリコン等からなる素子分離４を形成する。
【００２６】なお、シリコン基板１の裏面にはゲッタリ
ングサイトが形成されているものとする。（図示は省略
する。）このゲッタリングサイトは、シリコン基板１の
裏面にポリシリコンを形成したり、欠陥部を形成するこ
とで形成することができる。
【００２７】次に、図２（ｂ）に示すように、絶縁体２
上のＳＯＩ層３、素子分離４間にエッチングによりトレ
ンチ５を形成する。なお、このときに形成するトレンチ
５は、トレンチ型キャパシタが形成可能なようにトレン
チ５の先端が少なくともシリコン基板１に達するように
形成する。
【００２８】次に、図２（ｃ）に示すように、７５０゜
Ｃでウエット酸化を行い、半導体基板上に約１００Å程
度の酸化シリコン膜６を形成する。このとき、トレンチ
５の内壁、及びＳＯＩ層３上にも酸化シリコン膜６が形
成される。なおこのときには、重金属等の不純物がシリ
コン基板１からトレンチ５内壁に形成された酸化シリコ
ン膜６には取り込まれない。これは、シリコン基板１の
裏面にゲッタリングサイトが設けられているため、シリ
コン基板１内の重金属等の不純物はゲッタリングサイト
を介してゲッタリングされるからである。
【００２９】次に、図３（ａ）に示すように、ＳＯＩ層
３におけるトレンチ５形成領域側にソース／ドレイン領
域３ｂを形成するために、ＳＯＩ層３のソース／ドレイ
ン形成領域が開口したレジスト１２をＳＯＩ基板上に形
成し写真製版を行うことにより、ＳＯＩ層３のソース／
ドレイン形成領域上の酸化シリコン膜６を除去し、開口
部を形成する。
【００３０】その後、開口部より不純物を注入すること
によりソース／ドレイン領域３ｂを形成する。このとき
注入する不純物には、リン（Ｐ）やヒ素（Ａｓ）等を用
い、注入条件としては、例えば、１×１０15／ｃｍ
2等、ＭＯＳＦＥＴのソース／ドレイン領域が形成され
るような条件であればよい。そして、このような不純物
注入が行われた後に、レジスト１２を除去する。
【００３１】次に、図３（ｂ）に示すように、内壁に酸
化シリコン膜６が形成されたトレンチ５内にポリシリコ
ン７を堆積しパターニングすることによりストレージノ
ードを形成することで、シリコン基板１、トレンチ内壁
に形成された酸化シリコン膜６を介したポリシリコン７
とによるキャパシタが形成される。このポリシリコン７
の一部はトレンチ５の開口部からＳＯＩ層３のソース／
ドレイン領域３ｂ上まで延在するように形成する。
【００３２】このようにストレージノードとなるポリシ
リコン７を形成することにより、ＳＯＩ層３にＭＯＳＦ
ＥＴのゲート酸化膜を形成する前に、ＳＯＩ層３とポリ
シリコン７とが接触することとなり、ゲッタリング時
に、ストレージノードとなるポリシリコン７がゲッタリ
ングサイトになるようにしている。
【００３３】そして、ストレージノードとなるポリシリ
コン７を形成した後、ゲート酸化膜８ａを形成する前
に、ＳＯＩ基板を６００゜Ｃ〜１２００゜Ｃの範囲、好
ましくは８００゜Ｃ〜９００゜Ｃの範囲でアニール処理
を施す。なお、本実施の形態では、Ｎ2雰囲気中、７０
０゜Ｃ、１時間の条件でアニール処理を施した。このア
ニール処理により、ＳＯＩ層３に含まれる重金属等の汚
染物質がストレージノードとなるポリシリコン７にゲッ
タリングされる。
【００３４】次に、図３（ｃ）に示すように、ＳＯＩ層
３上の酸化シリコン膜６を取り除き、ソース／ドレイン
領域３ａ、ゲート酸化膜８ａを形成し、さらにこのゲー
ト酸化膜８ａ上にゲート電極８を形成する。そして、こ
れらＭＯＳＦＥＴ形成工程を経て、ＳＯＩ基板上に絶縁
層９を形成し、その後、絶縁層９上に形成されたＡｌ等
の導電体配線１１と接続されるよう、絶縁層９内にＷプ
ラグ１０を形成する。
【００３５】以上のようにして、図１に示した半導体記
憶装置は形成されるが、キャパシタ絶縁膜としては酸化
シリコン膜の代わりに、酸化シリコン膜及び酸化窒化
膜、あるいは、高誘電率の材質のものを用いてもよい。
さらに、ストレージノードに関しても、ポリシリコン等
ゲッタリング効果が得られるものであればなんでもよ
い。
【００３６】本実施の形態の半導体記憶装置の製造方法
は、ゲート酸化膜を形成する前に、ＳＯＩ層とキャパシ
タを構成するストレージノードとなるポリシリコンを接
触させ、その後にアニール処理によりゲッタリングさせ
るようにしているので、特別に、ＳＯＩ層内に多結晶シ
リコンを形成したり、ＳＯＩ層上に多結晶シリコン膜を
形成することなく、ゲッタリングが可能となり、素子の
微細化が可能である。
【００３７】さらに、ストレージノードとなるポリシリ
コンを利用してゲッタリングをしているので、ゲッタリ
ングを行う多結晶シリコン領域が十分確保され、効果的
なゲッタリングを行うことが可能である。さらに、スト
レージノードとなるポリシリコンを利用してゲッタリン
グを行うので、新たに多結晶シリコンを形成する必要が
なく、製造工程を容易にすることが可能である。
【００３８】さらに、ストレージノードとなるポリシリ
コンによりゲッタリングがなされるので、ゲート酸化膜
リークの低減、耐圧向上、寿命伸張等の効果が得られ、
その結果、半導体記憶装置の品質を向上させることがで
きる。
【００３９】また、上記ゲッタリングにより、ソース／
ドレイン領域とチャネル領域間のジャンクション部にお
けるリークを低減させることができ、半導体装置の品質
をさらに向上させることができる。
【００４０】実施の形態２．図４はこの実施の形態２の
半導体記憶装置を示す断面図である。実施の形態１の図
１では、ストレージノードとなるポリシリコン７がトレ
ンチ５の内壁の酸化シリコン膜６上に膜状に形成された
ものであったのに対し、図４に示した半導体記憶装置で
は、ストレージノードとなるポリシリコン７がトレンチ
内全域に埋め込まれ、プラグ状になるよう形成してい
る。その他は図１と同様であるので説明は省略する。
【００４１】次に、図４に示した半導体記憶装置の製造
方法を説明する。製造方法に関しては、図３（ｂ）に示
したポリシリコンの堆積量を実施の形態１に比べて増や
すようにし、ポリシリコンがトレンチ内に埋設されるよ
うにすればよい。後は実施の形態１での製造方法と同様
であるので説明は省略する。
【００４２】本実施の形態の半導体記憶装置の製造方法
は、ゲート酸化膜を形成する前に、ＳＯＩ層とトレンチ
内に埋設されたストレージノードとなるポリシリコンと
を接触させ、アニール処理によりゲッタリングさせるよ
うにしているので、実施の形態１と同様の効果が得られ
る。さらに、ストレージノードとなるポリシリコンがト
レンチ内に埋設されているので、ゲッタリング容量が増
え、さらに一層ゲッタリング効果が高まる。
【００４３】実施の形態３．図５はこの実施の形態３の
半導体記憶装置を示す断面図である。実施の形態１の図
１では、ストレージノードとなるポリシリコン７におけ
るＳＯＩ層３との接続部位上には、ゲート電極が形成さ
れないようにゲート電極を形成しているのに対し、図５
に示した半導体記憶装置では、ストレージノードとなる
ポリシリコン７におけるＳＯＩ層３との接続部位上にゲ
ート電極の一部が形成されるようにゲート電極を形成す
るようにしている。その他は、実施の形態１の図１と同
様であるので説明は省略する。
【００４４】次に、図５に示した半導体記憶装置の製造
方法について説明する。製造方法に関しては、図３
（ｂ）に示した、ポリシリコンの形成時に、ＳＯＩ層３
に接続されるストレージノードとなるポリシリコン７の
一端がＳＯＩ層の端部からゲート電極形成領域下まで形
成されるようにする。そして、その後のゲート電極形成
時においてゲート電極８の一部がストレージノードとな
るポリシリコン７上に形成されるようにする。後は実施
の形態１での製造方法と同様であるので説明は省略す
る。
【００４５】また、図６はこの実施の形態３の他の半導
体記憶装置を示す断面図である。上記図５は実施の形態
１の図１における、ゲート電極の形成位置をゲート電極
の一部がストレージノードとなるポリシリコン７上に形
成されるようにしたものであるのに対し、図６は実施の
形態２の図４における、ゲート電極の形成位置をゲート
電極の一部がストレージノードとなるポリシリコン７上
に形成されるようにしたものである。その他は、実施の
形態２の図４と同様であるので、説明は省略する。
【００４６】本実施の形態の半導体記憶装置の製造方法
では、ゲート電極の一部がストレージノードとなるポリ
シリコン上に形成されるようにしているので、実施の形
態１または実施の形態２の効果に加えてさらに、ＳＯＩ
層の面積を小さくすることができ、半導体記憶装置の集
積化が可能になる。
【００４７】実施の形態４．図７はこの実施の形態４の
半導体記憶装置を示す断面図である。実施の形態１の図
１では、ストレージノードとなるポリシリコン７がＳＯ
Ｉ層３の上面のみで接続されていたのに対し、図７に示
した半導体記憶装置では、ストレージノードとなるポリ
シリコン７がＳＯＩ層３の上面及び側面と接続されるよ
うにしたものである。その他は、実施の形態１の図１と
同様であるので説明は省略する。
【００４８】次に、図７に示した半導体記憶装置の製造
方法について説明する。製造方法に関しては、図３
（ａ）に示した、ソース／ドレイン領域の形成時に、開
口部をＳＯＩ層３の端部より少し広めにとることで、ソ
ース／ドレイン上の酸化シリコン膜のみならず、ＳＯＩ
層３の側壁の酸化シリコン膜をも除去するようにする。
後は実施の形態１での製造方法と同様であるので説明は
省略する。
【００４９】なお、ストレージノード形成時には、上記
説明したように、ＳＯＩ層３の側壁の酸化シリコンも除
去されていることより、ストレージノードとなるポリシ
リコン７の一端は、ＳＯＩ層３の上部のみならず側部に
も接続されるようになる。
【００５０】また、図８はこの実施の形態４の他の半導
体記憶装置を示す断面図である。上記図７は実施の形態
１の図１における、ストレージノードとなるポリシリコ
ン７がＳＯＩ層３の上面及び側面と接続されるようにし
たものであるのに対し、図８は実施の形態２の図４にお
ける、ストレージノードとなるポリシリコン７がＳＯＩ
層３の上面及び側面と接続されるようにしたものであ
る。その他は、実施の形態２の図４と同様であるので、
説明は省略する。
【００５１】本実施の形態の半導体記憶装置の製造方法
では、ストレージノードとなるポリシリコンが単結晶シ
リコンの上面のみでなく、側面とも接するようにしてい
るので、接触面積が増加し、ゲッタリング効果を高める
ことができる。
【００５２】また、図９、図１０はこの実施の形態４の
他の半導体記憶装置を示す断面図である。上記図７、図
８では、ストレージノードとなるポリシリコン７がＳＯ
Ｉ層３の上面及び側面と接続されるようにしたものであ
るのに対し、図９、図１０ではストレージノードとなる
ポリシリコン７がＳＯＩ層３の側面とのみ接続されるよ
うにしたものである。その他は、図７、図８と同様であ
るので、説明は省略する。
【００５３】実施の形態５．図１１はこの実施の形態５
の半導体記憶装置を示す断面図である。図に示すよう
に、シリコン基板１上には酸化シリコン（ＳｉＯ2）か
らなる絶縁体２が形成され、この絶縁体２上に単結晶シ
リコン３（以下、ＳＯＩ層と呼ぶ）が形成されたＳＯＩ
構造をしている。
【００５４】そして、このＳＯＩ層３にはＭＯＳＦＥＴ
のソース／ドレイン領域３ａ、ｂが形成されると共に、
このソース、ドレイン領域間にゲート酸化膜８ａ及びゲ
ート酸化膜８ａを介してゲート電極８が設けられ、ＭＯ
ＳＦＥＴが形成されている。なお、ゲート側のソース／
ドレイン領域３ａ、ｂ端に同一導電型の低不純物濃度の
領域を形成し、ＬＤＤ構造にしてもよい。
【００５５】また、これらＭＯＳＦＥＴ上には酸化シリ
コン等の絶縁層９が形成されるとともに、この絶縁層９
上にＡｌ等の導電層１１が形成されている。そして、Ｓ
ＯＩ層３のソース／ドレイン領域３ａと導電層１１とを
電気的に接触するために絶縁層９中にＷプラグ１０が形
成されている。
【００５６】また、このＳＯＩ層３近傍部であるＳＯＩ
層３上にスタック型キャパシタを構成するストレージノ
ードとなる多結晶シリコン、例えばポリシリコン２１が
形成され、このストレージノードとなるポリシリコン２
１と酸化シリコンを介してセルプレート２２が形成さ
れ、スタック型キャパシタを形成している。このスタッ
ク型キャパシタの断面形状としては、俵状、円筒状、円
柱状、フィン状等、なんでもよく、特に形状を限定する
ものではない。なお、このストレージノードとなるポリ
シリコン２１には導電性不純物が注入されており、導電
性を有するようにしている。
【００５７】次に、図１１に示した半導体記憶装置の製
造方法を説明する。図１２、図１３は図１１に示した半
導体記憶装置の製造方法を説明するための工程図であ
る。まず、図１２（ａ）に示すように、シリコン基板１
上の絶縁体２上に単結晶シリコンであるＳＯＩ層３を形
成したＳＯＩ基板を用意し、このＳＯＩ基板上に酸化シ
リコン層２０を形成する。
【００５８】次に、図１２（ｂ）に示すように、ＳＯＩ
層３におけるソース／ドレイン形成領域上の酸化シリコ
ン層２０をエッチングにより除去し、穴部を形成する。
そして、この穴部を介してＳＯＩ層３におけるソース／
ドレイン形成領域に不純物注入をし、ソース／ドレイン
領域３ｂを形成する。
【００５９】なお、このとき注入する不純物には、リン
（Ｐ）やヒ素（Ａｓ）等を用い、注入条件としては、例
えば、１×１０15／ｃｍ2等、ＭＯＳＦＥＴのソース／
ドレイン領域が形成されるような条件であればよい。
【００６０】次に、図１２（ｃ）に示すように、ＣＶＤ
法によりポリシリコンを堆積させ、写真製版及びエッチ
ング処理にて、上記ＳＯＩ層３のソース／ドレイン領域
３ｂ上から穴部を介して接続されたストレージノードと
なるポリシリコン２１を形成する。このようにストレー
ジノードとなるポリシリコン２１を形成することによ
り、ＳＯＩ層３に形成されるＭＯＳＦＥＴのゲート酸化
膜を形成する前に、ＳＯＩ層３とストレージノードとな
るポリシリコン２１とが接続されることになり、ゲッタ
リング時に、ストレージノードとなるポリシリコン２１
がゲッタリングサイトになるようにしている。
【００６１】次に、図１３（ａ）に示すように、７５０
゜Ｃでウエット酸化を行い、ストレージノードとなるポ
リシリコン２１上を含む半導体基板上に約１００Å程度
の酸化シリコン膜２３を形成する。そして、ＣＶＤ法に
よりポリシリコンを堆積させ、写真製版及びエッチング
処理にて、上記ストレージノードとなるポリシリコン２
１と酸化シリコン膜２３を介して所定距離離れたセルプ
レート２２を形成する。
【００６２】次に、図１３（ｂ）に示すように、セルプ
レート２２下の酸化シリコン層２０を残して、それ以外
の酸化シリコン層２０を除去する。そして、このような
ストレージノードとなるポリシリコン２１を形成した
後、ゲート酸化膜を形成する前に、半導体基板を６００
゜Ｃ〜１２００゜Ｃの範囲、好ましくは８００゜Ｃ〜９
００゜Ｃの範囲でアニール処理を施す。
【００６３】なお、本実施の形態では、Ｎ2雰囲気中、
７００゜Ｃ、１時間の条件でアニール処理を施した。こ
のアニール処理により、ＳＯＩ層３に含まれる重金属等
の不純物がストレージノードとなるポリシリコン２１に
ゲッタリングされる。
【００６４】本実施の形態では、セルプレート２２下以
外の酸化シリコン層２０を除去した後に、アニーリング
処理を施しているが、このアニーリング処理は、ストレ
ージノードとなるポリシリコン２１とＳＯＩ層３とが接
続された後、ゲート酸化膜形成前であればよく、上記酸
化シリコン層２０除去前に行ってもよい。
【００６５】次に、図１３（ｃ）に示すように、ソース
／ドレイン領域３ａ、ゲート酸化膜８ａを形成し、さら
にこのゲート酸化膜８ａ上にゲート電極８を形成する。
【００６６】そして、これらＭＯＳＦＥＴ形成工程を経
た後、半導体基板に絶縁層９を形成し、その後、絶縁層
９内にＷプラグ１０、絶縁層９上にＡｌ等の導電体配線
１１を形成する。
【００６７】以上のようにして、図１１に示した半導体
記憶装置は形成されるが、キャパシタ絶縁膜としては酸
化シリコンの代わりに、酸化シリコン膜及び酸化窒化
膜、あるいは、他の高誘電率の材質のものを用いてもよ
い。さらに、ストレージノードに関しても、ポリシリコ
ン等ゲッタリング効果が得られるものであればなんでも
よい。
【００６８】本実施の形態の半導体記憶装置の製造方法
は、ゲート酸化膜を形成する前に、ＳＯＩ層とキャパシ
タを構成するストレージノードとなるポリシリコンを接
触させ、アニール処理によりゲッタリングさせるように
しているので、特別に、ＳＯＩ層内に多結晶シリコンを
形成したり、ＳＯＩ層上に多結晶シリコン膜を形成する
ことなく、ゲッタリングが可能となり、素子の微細化が
可能である。
【００６９】さらに、ストレージノードとなるポリシリ
コンを利用してゲッタリングをしているので、ゲッタリ
ングを行う多結晶シリコン領域が十分確保され、効果的
なゲッタリングを行うことが可能である。さらに、スト
レージノードとなるポリシリコンを利用してゲッタリン
グを行うので、新たに多結晶シリコンを形成する必要が
なく、製造工程を容易にすることが可能である。
【００７０】さらに、ストレージノードとなるポリシリ
コンによりゲッタリングがなされるので、ゲート酸化膜
リークの低減、耐圧向上、寿命伸張等の効果が得られ、
その結果、半導体記憶装置の品質を向上させることがで
きる。
【００７１】また、上記ゲッタリングにより、ソース／
ドレイン領域とチャネル領域間のジャンクション部にお
けるリークを低減させることができ、半導体装置の品質
をさらに向上させることができる。
【００７２】上記各実施の形態では、アニール処理によ
りゲッタリングをするようにしているが、これは特に限
定するものはなく、一端が単結晶シリコンと接続されて
いるキャパシタのストレージノードを形成後、ゲート酸
化膜形成前における他の素子等の形成による熱処理によ
りゲッタリングが行われば、特にアニール処理は必要で
はない。
【００７３】上記各実施の形態では、主にＤＲＡＭセル
の構造を用いて説明をしているが、本発明の方法が適用
される半導体記憶装置は特に限定するものではなく、Ｓ
ＯＩ層にゲート酸化膜を形成するＭＯＳＦＥＴと、この
ＳＯＩ層に接続されるストレージノードを有するキャパ
シタとを備えた構造のものであればよい。
【００７４】
【発明の効果】本発明に係る半導体記憶装置の製造方法
は、絶縁体上に形成された単結晶シリコンにＭＯＳＦＥ
Ｔ及び前記単結晶シリコン近傍にストレージノードを有
するキャパシタを形成する半導体記憶装置の製造方法で
あって、前記絶縁体上に形成された単結晶シリコン近傍
に前記ストレージノードとなる導電層を形成し、前記導
電層と前記単結晶シリコンとが接続されるようにするス
トレージノード形成工程と、前記ストレージノード形成
工程後に前記単結晶シリコンを熱処理し、前記単結晶シ
リコン内に含まれる汚染物質を前記単結晶シリコンに接
続されている導電層によりゲッタリングするゲッタリン
グ工程と、前記ゲッタリング工程後に前記単結晶シリコ
ン上にゲート酸化膜を形成する工程とを含んでいるの
で、半導体記憶装置に新たにゲッタリング用の多結晶シ
リコン領域を形成することなく、ゲッタリングをするこ
とが可能となり、素子の微細化、製造工程の容易化が可
能である。さらに、ストレージノードを利用してゲッタ
リングをしているので、ゲッタリングを行う多結晶シリ
コン領域が十分確保されるので、効果的なゲッタリング
を行うことが可能となる。
【００７５】上記キャパシタが、ストレージノードとな
る導電層をトレンチ内に形成したトレンチ型キャパシタ
である場合には、この導電層を、トレンチ内上に絶縁層
を介して膜状、またはトレンチ内に絶縁層を介して埋設
されたプラグ状に形成してもよいが、プラグ状にした場
合には、ゲッタリング容量が増えるので、一層ゲッタリ
ング効果を高めることができる。
【００７６】また、ストレージノードとなる導電層と単
結晶シリコンとの接続に関しては、導電層が単結晶シリ
コンの側面、または上面及び側面と接続されるようして
もよいが、導電層を、単結晶シリコンの上面及び側面と
接続されるようにした場合には、導電層と単結晶とが接
続される面積が増加するので、よりゲッタリング効果を
高めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置を示
す断面図である。
【図２】 図１に示した半導体記憶装置の製造方法を示
す製造工程図である。
【図３】 図１に示した半導体記憶装置の製造方法を示
す製造工程図である。
【図４】 本発明の実施の形態２の半導体記憶装置を示
す断面図である。
【図５】 本発明の実施の形態３の半導体記憶装置を示
す断面図である。
【図６】 本発明の実施の形態３の他の半導体記憶装置
を示す断面図である。
【図７】 本発明の実施の形態４の半導体記憶装置を示
す断面図である。
【図８】 本発明の実施の形態４の他の半導体記憶装置
を示す断面図である。
【図９】 本発明の実施の形態４の他の半導体記憶装置
を示す断面図である。
【図１０】 本発明の実施の形態４の他の半導体記憶装
置を示す断面図である。
【図１１】 本発明の実施の形態５の半導体記憶装置を
示す断面図である。
【図１２】 図１１に示した半導体記憶装置の製造方法
を示す製造工程図である。
【図１３】 図１１に示した半導体記憶装置の製造方法
を示す製造工程図である。
【図１４】 従来の半導体記憶装置の製造方法を示す工
程図である。
【図１５】 従来の半導体記憶装置の製造方法を示す工
程図である。
【符号の説明】
１ 半導体基板 ２ 絶縁体 ３ 単結晶シリコン（ＳＯＩ） ３ａ，ｂ ソー
ス／ドレイン領域 ４ 素子分離 ５ トレンチ ６ 酸化シリコン膜 ７ ポリシリ
コン ８ ゲート電極 ８ａ ゲート酸
化膜 ９ 絶縁層 １０ Ｗプラグ １１ ビットライン １２ レジス
ト ２０ 絶縁層 ２１ ポリシ
リコン ２２ セルプレート ２３ 酸化シ
リコン膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁体上に形成された単結晶シリコンに
    ＭＯＳＦＥＴ及び前記単結晶シリコン近傍にストレージ
    ノードを有するキャパシタを形成する半導体記憶装置の
    製造方法であって、 前記絶縁体上に形成された単結晶シリコン近傍に前記ス
    トレージノードとなる導電層を形成し、前記導電層と前
    記単結晶シリコンとが接続されるようにするストレージ
    ノード形成工程と、前記ストレージノード形成工程後に
    前記単結晶シリコンを熱処理し、前記単結晶シリコン内
    に含まれる汚染物質を前記単結晶シリコンに接続されて
    いる導電層によりゲッタリングするゲッタリング工程
    と、前記ゲッタリング工程後に前記単結晶シリコン上に
    ゲート酸化膜を形成する工程とを含んでいることを特徴
    とする半導体記憶装置の製造方法。
  2. 【請求項２】 キャパシタは、ストレージノードとなる
    導電層をトレンチ内に形成したトレンチ型キャパシタで
    あることを特徴とする請求項１記載の半導体記憶装置の
    製造方法。
  3. 【請求項３】 ストレージノードとなる導電層が、トレ
    ンチ内側面上に膜状に形成されていることを特徴とする
    請求項２記載の半導体記憶装置の製造方法。
  4. 【請求項４】 ストレージノードとなる導電層が、トレ
    ンチ内にプラグ状に埋設されていることを特徴とする請
    求項２記載の半導体記憶装置の製造方法。
  5. 【請求項５】 キャパシタは、単結晶シリコン上に形成
    されたストレージノードとなる導電層と、前記導電層上
    に前記導電層と対向するように形成された上部電極とを
    有するスタック型キャパシタであることを特徴とする請
    求項１記載の半導体記憶装置の製造方法。
  6. 【請求項６】 ストレージノードとなる導電層は、単結
    晶シリコンの側面と接続されることを特徴とする請求項
    １記載の半導体記憶装置の製造方法。
  7. 【請求項７】 ストレージノードとなる導電層は、単結
    晶シリコンの上面及び側面と接続されることを特徴とす
    る請求項６記載の半導体記憶装置の製造方法。
  8. 【請求項８】 ストレージノード形成工程前に単結晶シ
    リコンに不純物を注入しソース／ドレイン領域を形成
    し、ゲート酸化膜形成後にゲート酸化膜上にゲート電極
    を形成することを特徴とする請求項１記載の半導体記憶
    装置の製造方法。
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