JPH04165629A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH04165629A JPH04165629A JP29286590A JP29286590A JPH04165629A JP H04165629 A JPH04165629 A JP H04165629A JP 29286590 A JP29286590 A JP 29286590A JP 29286590 A JP29286590 A JP 29286590A JP H04165629 A JPH04165629 A JP H04165629A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８型半導体装置に関し、特にＬＤＤ構造の
トランジスタに関する。
トランジスタに関する。
［］従来の技術〕
Ｌ、 Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のＭＯＳＦＥＴの構造を第３図に示す。この
ような構造のＭＯＳＦＥＴの製造方法は、半導体基板３
１上にゲート酸化膜３２を介して多結晶シリコン等から
なるゲート電極３３を形成した後、このゲート電極をマ
スクとしてリンイオンを１Ｑ１２〜］０１４０１１″′
２程度注入してＮ−領域３５を形成し、次で全面に酸化
膜を堆積しエッチバックによってゲート電極３３の側壁
部だけにその酸化膜を残して第３図のような形状の酸化
膜からなるサイドウオール３４を形成しなあとヒ素イオ
ンを注入し、熱処理を行なうことによって高濃度拡散層
であるＮ゛領域３７（ンースおよびドレイン）を形成す
る。このようなＬＤＤ構造の１つの欠点はサイドウオー
ル３４の下のＮ−領域がトランジスタの動作時に抵抗と
して働き高速動作を阻害することである。
ｉｎ）構造のＭＯＳＦＥＴの構造を第３図に示す。この
ような構造のＭＯＳＦＥＴの製造方法は、半導体基板３
１上にゲート酸化膜３２を介して多結晶シリコン等から
なるゲート電極３３を形成した後、このゲート電極をマ
スクとしてリンイオンを１Ｑ１２〜］０１４０１１″′
２程度注入してＮ−領域３５を形成し、次で全面に酸化
膜を堆積しエッチバックによってゲート電極３３の側壁
部だけにその酸化膜を残して第３図のような形状の酸化
膜からなるサイドウオール３４を形成しなあとヒ素イオ
ンを注入し、熱処理を行なうことによって高濃度拡散層
であるＮ゛領域３７（ンースおよびドレイン）を形成す
る。このようなＬＤＤ構造の１つの欠点はサイドウオー
ル３４の下のＮ−領域がトランジスタの動作時に抵抗と
して働き高速動作を阻害することである。
この欠点を改善するものとして、アイ・イー・デイ−・
エム・テクニカル・ダイジェスト（ＩＥＩ）１１１Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ） １９８７年、ｐ、３
８に記載されている構造のＭＯＳＦＥＴが提案されてい
る、すなわち第４図に示すように、多結晶シリコンから
なるゲート電極４３の上部をＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｔ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜４６
と４６Ａで囲み、ゲート電極４３の側面にも熱酸化ｌｌ
Ｉ４８を形成したものである。ゲート電極４３とＮ−領
域４５の一部をオーバーラツプさせることにより、トラ
ンジスタの動作時にはＮ−領域４５の表面にチャネルが
形成され、そのためにＮ−領域４５が抵抗として作用せ
ず、跋たＮ−領域４５におけるなだれ増倍（衝突電ｗＬ
）によるソース・トレイン間の耐圧低下を抑制するとい
うものである。
エム・テクニカル・ダイジェスト（ＩＥＩ）１１１Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ） １９８７年、ｐ、３
８に記載されている構造のＭＯＳＦＥＴが提案されてい
る、すなわち第４図に示すように、多結晶シリコンから
なるゲート電極４３の上部をＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｔ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜４６
と４６Ａで囲み、ゲート電極４３の側面にも熱酸化ｌｌ
Ｉ４８を形成したものである。ゲート電極４３とＮ−領
域４５の一部をオーバーラツプさせることにより、トラ
ンジスタの動作時にはＮ−領域４５の表面にチャネルが
形成され、そのためにＮ−領域４５が抵抗として作用せ
ず、跋たＮ−領域４５におけるなだれ増倍（衝突電ｗＬ
）によるソース・トレイン間の耐圧低下を抑制するとい
うものである。
しかし、このようなＭＯＳ Ｆ ＥＴの構造はプロセス
が複雑になるとか、多結晶シリコンからなるゲート電極
以外（たとえばポリサイドからなるゲート電ｆｉりでは
使いにくいなどの欠点があった。
が複雑になるとか、多結晶シリコンからなるゲート電極
以外（たとえばポリサイドからなるゲート電ｆｉりでは
使いにくいなどの欠点があった。
また通常のＬＤＤ構造でも同様であるが、このような構
造ではサイドウオール端で結晶欠陥が発生し、その結晶
欠陥によるリーク電流の増加が問題になる。すなわち、
第４図のような構造のものを形成した後、ヒ素イオンの
注入により非晶質化した領域を熱処理によって結晶化す
るが、非晶質化した領域の再結晶化時にイオン注入した
時のマスク（この場合は特にＣＶＤＭ化膜４６）が残っ
ているとサイドウオール端には高密度に結晶欠陥が発生
する。トレイン端に電界がかかった状態ては、この結晶
欠陥を介して電子・ホールベアが発生しＮ”領域と基板
間のリーク電流の増加や、ソース・ドレイン間の耐圧低
下の原因となるという欠点があった。
造ではサイドウオール端で結晶欠陥が発生し、その結晶
欠陥によるリーク電流の増加が問題になる。すなわち、
第４図のような構造のものを形成した後、ヒ素イオンの
注入により非晶質化した領域を熱処理によって結晶化す
るが、非晶質化した領域の再結晶化時にイオン注入した
時のマスク（この場合は特にＣＶＤＭ化膜４６）が残っ
ているとサイドウオール端には高密度に結晶欠陥が発生
する。トレイン端に電界がかかった状態ては、この結晶
欠陥を介して電子・ホールベアが発生しＮ”領域と基板
間のリーク電流の増加や、ソース・ドレイン間の耐圧低
下の原因となるという欠点があった。
第１の発明のＭＯＳ型半導体装置は、半導体基板上にゲ
ート酸化膜を介して形成されたゲート電極と、このゲー
ト電極の側面に形成された導電性のサイドウオールを含
んで構成される。
ート酸化膜を介して形成されたゲート電極と、このゲー
ト電極の側面に形成された導電性のサイドウオールを含
んで構成される。
第２の発明のＭＯＳ型半導体装置は、半導体基板上に中
心部がゲート酸化膜を介して形成されたゲート電極と、
このゲート電極の側面に絶縁膜を介して形成され前記半
導体基板を介してゲート電極に電気的に接続された導電
性のサイドウオールとを含んで構成される。
心部がゲート酸化膜を介して形成されたゲート電極と、
このゲート電極の側面に絶縁膜を介して形成され前記半
導体基板を介してゲート電極に電気的に接続された導電
性のサイドウオールとを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を作製する工程を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第１図（ａ）に示すように、シリコンからなる半導
体基板１上にゲート酸化膜２を介して多結晶シリコン膜
とＣＶＤ酸化膜６を堆積したのちパターニングを行ない
ゲート電極３を形成する。
体基板１上にゲート酸化膜２を介して多結晶シリコン膜
とＣＶＤ酸化膜６を堆積したのちパターニングを行ない
ゲート電極３を形成する。
次でリン・イオンを注入してＮ−領域５を形成したのち
、全面に多結晶シリコン膜あるいは非晶質シリコン膜を
リンをドーピングしながら成長させる。そしてその多結
晶シリコン膜あるいは非晶質シリコン膜をエッチバック
することにより、ゲート電極３の側面にゲート電極と電
気的接触を保った状態でサイドウオール４を形成する。
、全面に多結晶シリコン膜あるいは非晶質シリコン膜を
リンをドーピングしながら成長させる。そしてその多結
晶シリコン膜あるいは非晶質シリコン膜をエッチバック
することにより、ゲート電極３の側面にゲート電極と電
気的接触を保った状態でサイドウオール４を形成する。
非晶質シリコ膜の場合は後の熱処理工程で多結晶化する
。
。
次に第１図（ｂ）に示すように全面にＣＶＤＩ化Ｍ６化
合６Ａし、エッチバックによって側壁部だけにＣＶＤ酸
化膜６Ａを残す。このエッチバックによって基板のシリ
コン表面が露出するため、シリコン表面を酸化した後、
ヒ素イオンを高濃度に注入し、ソース・ドレインとなる
Ｎ＋領域７を形成する。ヒ素イオンが注入されたＮ“領
域は非晶質化している。
合６Ａし、エッチバックによって側壁部だけにＣＶＤ酸
化膜６Ａを残す。このエッチバックによって基板のシリ
コン表面が露出するため、シリコン表面を酸化した後、
ヒ素イオンを高濃度に注入し、ソース・ドレインとなる
Ｎ＋領域７を形成する。ヒ素イオンが注入されたＮ“領
域は非晶質化している。
次に第１図（Ｃ）に示すように、サイドウオール部に残
っているＣＶＤ酸化膜６Ａをバッフアート・フッ酸で除
去し、８５０〜９００℃程度の温度で熱処理することに
よって、ゲート電極３の端部にゲート電極と電気的に接
触した導電性のサイドウオール４を持ち、かつサイドウ
オール４の端に結晶欠陥の発生のないＬＤＤ構造のＭＯ
ＳＦＥＴを作ることができる。この作製法から明らかな
ように、ゲート電極３のＮ−領域５のオーバーラツプ量
は、第１図（ａ）におけるサイドウオール用の多結晶シ
リコン膜あるいは非晶質シリコン膜の堆積膜厚によって
コントロールすることができる。
っているＣＶＤ酸化膜６Ａをバッフアート・フッ酸で除
去し、８５０〜９００℃程度の温度で熱処理することに
よって、ゲート電極３の端部にゲート電極と電気的に接
触した導電性のサイドウオール４を持ち、かつサイドウ
オール４の端に結晶欠陥の発生のないＬＤＤ構造のＭＯ
ＳＦＥＴを作ることができる。この作製法から明らかな
ように、ゲート電極３のＮ−領域５のオーバーラツプ量
は、第１図（ａ）におけるサイドウオール用の多結晶シ
リコン膜あるいは非晶質シリコン膜の堆積膜厚によって
コントロールすることができる。
この作製プロセスを用いることによって、サイドウオー
ル端での結晶欠陥の発生を抑制できたため、従来のＭＯ
ＳＦＥＴと同等以上の高速動作が可能で、ソース・トレ
イン間の耐圧か大きく改善されたＬ Ｄ Ｄ構造のＭＯ
ＳＦＥＴを製造することができる。この作製プロセスは
多結晶シリコンからなるゲート電極でもポリサイドから
なるゲート電極（シリサイドと多結晶シリコンの２層構
造）でも適用可能であるため、その点では従来のものよ
り高性能のＭＯＳＦＥＴを作ることができる。
ル端での結晶欠陥の発生を抑制できたため、従来のＭＯ
ＳＦＥＴと同等以上の高速動作が可能で、ソース・トレ
イン間の耐圧か大きく改善されたＬ Ｄ Ｄ構造のＭＯ
ＳＦＥＴを製造することができる。この作製プロセスは
多結晶シリコンからなるゲート電極でもポリサイドから
なるゲート電極（シリサイドと多結晶シリコンの２層構
造）でも適用可能であるため、その点では従来のものよ
り高性能のＭＯＳＦＥＴを作ることができる。
ＣＶＤ酸化膜６Ａを堆積する代わりに、表面に薄い熱酸
化膜を形成し、窒化シリコン膜を堆積するというプロセ
スを用いることもできる。このような場合、プロセスは
幾らか複雑になるが、窒化シリコン膜のドライエツチン
グン速度は一般に熱酸化膜より大きいためシリコン表面
をイオンで叩く時間が短い（従って、損傷が少ない）と
いう利点や、後で窒化シリコン膜を除去する際には、加
熱したリン酸を用いて選択的な除去が可能であるなどの
利点かある。
化膜を形成し、窒化シリコン膜を堆積するというプロセ
スを用いることもできる。このような場合、プロセスは
幾らか複雑になるが、窒化シリコン膜のドライエツチン
グン速度は一般に熱酸化膜より大きいためシリコン表面
をイオンで叩く時間が短い（従って、損傷が少ない）と
いう利点や、後で窒化シリコン膜を除去する際には、加
熱したリン酸を用いて選択的な除去が可能であるなどの
利点かある。
Ｓ ＲＡ Ｍ （Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）などに用いられている素子では
ゲート電極の端部で基板の高濃度領域と直接コンタクト
（基板シリコンの一部を露出させておいてゲート電極を
成長）をとる構造が用いられている。第２図はそのよう
な精造の素子に本発明を適用した場合の第２の実施例の
上面図である。
ｅｓｓ Ｍｅｍｏｒｙ）などに用いられている素子では
ゲート電極の端部で基板の高濃度領域と直接コンタクト
（基板シリコンの一部を露出させておいてゲート電極を
成長）をとる構造が用いられている。第２図はそのよう
な精造の素子に本発明を適用した場合の第２の実施例の
上面図である。
第２図において、シリコンからなる半導体基板２１上に
は中心部がゲート酸化膜を介して多結晶シリコン膜から
なるゲート電極２３が形成されており、ゲート電極２３
の端部はシリコン露出部２つ内でシリコン基板に接して
コンタクト部３０を形成している。また、ゲート電極２
３の側面には、Ｓ ｉ ０２等からなる絶縁膜２２を介
して多結晶シリコンからなるサイドウオール２４が形成
されており、このサイドウオール２４はシリコン露出部
２９において基板を介してゲート電極２３と電気的に接
続されている。
は中心部がゲート酸化膜を介して多結晶シリコン膜から
なるゲート電極２３が形成されており、ゲート電極２３
の端部はシリコン露出部２つ内でシリコン基板に接して
コンタクト部３０を形成している。また、ゲート電極２
３の側面には、Ｓ ｉ ０２等からなる絶縁膜２２を介
して多結晶シリコンからなるサイドウオール２４が形成
されており、このサイドウオール２４はシリコン露出部
２９において基板を介してゲート電極２３と電気的に接
続されている。
ゲート電極２３の側面に絶縁膜２２を形成した後に異方
性ドライエツチングを行えば、コンタクト部３０の近く
のシリコン表面を露出させることができる。サイドウオ
ール２４とゲート電極２３とのコンタクトはこのシリコ
ン表面を露出させた領域で行われる。なお、２５はフィ
ールド酸化膜領域である。結晶質の上に直接多結晶シリ
コンを成長させるとゲート電極の構造や材質によっては
異常成長を起こし、サイドウオールに形状異常を起こす
可能性かある。しかし上記のようにすれば、Ｎ゛領域２
７（ソースおよびトレイン）のサイドウオール端部では
多結晶シリコンの異常成長の問題はない。
性ドライエツチングを行えば、コンタクト部３０の近く
のシリコン表面を露出させることができる。サイドウオ
ール２４とゲート電極２３とのコンタクトはこのシリコ
ン表面を露出させた領域で行われる。なお、２５はフィ
ールド酸化膜領域である。結晶質の上に直接多結晶シリ
コンを成長させるとゲート電極の構造や材質によっては
異常成長を起こし、サイドウオールに形状異常を起こす
可能性かある。しかし上記のようにすれば、Ｎ゛領域２
７（ソースおよびトレイン）のサイドウオール端部では
多結晶シリコンの異常成長の問題はない。
以上述べたように本発明によれば、サイドウオール端で
の結晶欠陥の発生によるＮ＋領領域基板間のリーク電流
の増加やソース・トレイン間の耐圧低下がなく、またＮ
−領域が抵抗として作用しないような高速のＬＤＤ構造
のＭＯＳ型半導体装置を得ることができ、またサイドウ
オール中へのキャリア注入による劣化も生じにくいとい
う効果がある。
の結晶欠陥の発生によるＮ＋領領域基板間のリーク電流
の増加やソース・トレイン間の耐圧低下がなく、またＮ
−領域が抵抗として作用しないような高速のＬＤＤ構造
のＭＯＳ型半導体装置を得ることができ、またサイドウ
オール中へのキャリア注入による劣化も生じにくいとい
う効果がある。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図は本発明の第２の実施例の上面
図、第３図及び第４図は従来例の断面図である。 １．２１．．３１．．４１・・・半導体基板、２，３２
．４２・・・ゲート酸化膜、３．２３，３３．４３・・
・ゲート電極、４．２４．３４・・・サイドウオール、
５．３５．４５・・・Ｎ−領域、６．６Ａ、４６．４６
Ａ・・・ＣＶＤ酸化膜、７，２７，３７゜４７・・・Ｎ
＋領領域２８・・・フィールド酸化膜領域、２９・・・
シリコン露出部、３０・・・コンタクト部。
チップの断面図、第２図は本発明の第２の実施例の上面
図、第３図及び第４図は従来例の断面図である。 １．２１．．３１．．４１・・・半導体基板、２，３２
．４２・・・ゲート酸化膜、３．２３，３３．４３・・
・ゲート電極、４．２４．３４・・・サイドウオール、
５．３５．４５・・・Ｎ−領域、６．６Ａ、４６．４６
Ａ・・・ＣＶＤ酸化膜、７，２７，３７゜４７・・・Ｎ
＋領領域２８・・・フィールド酸化膜領域、２９・・・
シリコン露出部、３０・・・コンタクト部。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲート酸化膜を介して形成されたゲ
ート電極と、このゲート電極の側面に形成された導電性
のサイドウォールを含むことを特徴とするＭＯＳ型半導
体装置。 ２、半導体基板上に中心部がゲート酸化膜を介して形成
されたゲート電極と、このゲート電極の側面に絶縁膜を
介して形成され前記半導体基板を介してゲート電極に電
気的に接続された導電性のサイドウォールとを含むこと
を特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29286590A JPH04165629A (ja) | 1990-10-30 | 1990-10-30 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29286590A JPH04165629A (ja) | 1990-10-30 | 1990-10-30 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165629A true JPH04165629A (ja) | 1992-06-11 |
Family
ID=17787378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29286590A Pending JPH04165629A (ja) | 1990-10-30 | 1990-10-30 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165629A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002029881A1 (fr) * | 2000-10-06 | 2002-04-11 | Stmicroelectronics S.A. | Transistors mos miniaturises de type ldd |
| US7244962B2 (en) | 1998-11-16 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor devices |
| US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-10-30 JP JP29286590A patent/JPH04165629A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7279711B1 (en) | 1998-11-09 | 2007-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal and goggle type display devices |
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