JPS6315748B2 - - Google Patents
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- JPS6315748B2 JPS6315748B2 JP54124121A JP12412179A JPS6315748B2 JP S6315748 B2 JPS6315748 B2 JP S6315748B2 JP 54124121 A JP54124121 A JP 54124121A JP 12412179 A JP12412179 A JP 12412179A JP S6315748 B2 JPS6315748 B2 JP S6315748B2
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- insulating film
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、MOSトランジスタ型メモリセルを
有する半導体メモリの製法に関し、特に該メモリ
セルにおける情報蓄積用MOS型コンデンサの容
量増加のためにPN接合を自己整合的に形成する
方法に関する。
有する半導体メモリの製法に関し、特に該メモリ
セルにおける情報蓄積用MOS型コンデンサの容
量増加のためにPN接合を自己整合的に形成する
方法に関する。
従来、1MOSトランジスタ型メモリセルにおい
ては、情報蓄積用MOS型コンデンサの容量を増
大させてノイズマージンの増大を図るために、半
導体基板表面のコンデンサ配置部にイオン打込み
又は拡散などの方法でP+N+接合を形成してい
た。ところが、従来法によると、先に形成した
P+型領域に位置合せしてN+型領域を形成するた
めマスク合せ工程が不可欠で、しかもマスク合せ
余裕をとる必要上からセルサイズの小型化が制約
される不都合があつた。
ては、情報蓄積用MOS型コンデンサの容量を増
大させてノイズマージンの増大を図るために、半
導体基板表面のコンデンサ配置部にイオン打込み
又は拡散などの方法でP+N+接合を形成してい
た。ところが、従来法によると、先に形成した
P+型領域に位置合せしてN+型領域を形成するた
めマスク合せ工程が不可欠で、しかもマスク合せ
余裕をとる必要上からセルサイズの小型化が制約
される不都合があつた。
本発明の目的は、容量増加用PN接合を自己整
合的に形成し、セルサイズの縮少を可能にした新
規な半導体メモリの製法を提供することにある。
合的に形成し、セルサイズの縮少を可能にした新
規な半導体メモリの製法を提供することにある。
本発明の一実施例による製法は、コンデンサ誘
電体膜及びコンデンサ領域となる半導体領域表面
に予め異なる導電型決定不純物をドープしてお
き、適当な熱処理によりそれらの不純物を基板表
面中に拡散させることにより容量増加用PN接合
を形成することを特徴とするもので、以下、添付
図面に示す実施例について詳述する。
電体膜及びコンデンサ領域となる半導体領域表面
に予め異なる導電型決定不純物をドープしてお
き、適当な熱処理によりそれらの不純物を基板表
面中に拡散させることにより容量増加用PN接合
を形成することを特徴とするもので、以下、添付
図面に示す実施例について詳述する。
第１ａ図乃至第１ｄ図は、本発明の一実施例に
よる1MOSトランジスタ型メモリセルの製造過程
を示すもので、各々の図にそれぞれ対応する工程
(a)〜(d)は次の通りである。
よる1MOSトランジスタ型メモリセルの製造過程
を示すもので、各々の図にそれぞれ対応する工程
(a)〜(d)は次の通りである。
(a) まず、Ｐ型シリコンからなる半導体基板１０
の表面に、メモリセル配置部に相当する開口を
有するフイールド酸化膜１１を公知の選択酸化
法で形成した後、酸化膜１１の開口内の基板表
面を熱酸化してシリコン酸化膜１２Ａを形成す
る。そして、酸化膜１２Ａ中には、ヒ素（又は
リン）イオンＡを高濃度に打込む。
の表面に、メモリセル配置部に相当する開口を
有するフイールド酸化膜１１を公知の選択酸化
法で形成した後、酸化膜１１の開口内の基板表
面を熱酸化してシリコン酸化膜１２Ａを形成す
る。そして、酸化膜１２Ａ中には、ヒ素（又は
リン）イオンＡを高濃度に打込む。
(b) 次に、酸化膜１２Ａ上に１層目ポリシリコン
層１３Ａを公知のCVD（ケミカル・ベーパー・
デポジシヨン）により形成した後、ポリシリコ
ン層１３Ａの表面を酸化して酸化膜１４Ａを形
成し、さらにその上に所望のコンデンサ形成パ
ターンに対応する透孔を有するホトレジスト層
１５を配置する。そして、ホトレジスト層１５
をマスクとし且つ酸化膜１４Ａを介してシリコ
ン基板中にボロンイオンＢを高エネルギー（約
150KeV以上）で高濃度に打込む。なお、この
ときのボロンイオン打込みを容易にするため、
ポリシリコン層１３Ａには前述の表面酸化に先
立つてリンをドープし、グレイン大としておく
のが好ましいが、ポリシリコン層１３Ａ中には
若干ボロンが残る。
層１３Ａを公知のCVD（ケミカル・ベーパー・
デポジシヨン）により形成した後、ポリシリコ
ン層１３Ａの表面を酸化して酸化膜１４Ａを形
成し、さらにその上に所望のコンデンサ形成パ
ターンに対応する透孔を有するホトレジスト層
１５を配置する。そして、ホトレジスト層１５
をマスクとし且つ酸化膜１４Ａを介してシリコ
ン基板中にボロンイオンＢを高エネルギー（約
150KeV以上）で高濃度に打込む。なお、この
ときのボロンイオン打込みを容易にするため、
ポリシリコン層１３Ａには前述の表面酸化に先
立つてリンをドープし、グレイン大としておく
のが好ましいが、ポリシリコン層１３Ａ中には
若干ボロンが残る。
(c) 次に、ホトレジスト層１５をマスクとして
HFガス中でプラズマエツチングを行なういわ
ゆる反転パターンエツチ法によりホトレジスト
層１５の下の酸化膜１４Ａ部分を選択的に除去
した後、残存する酸化膜１４をマスクとしてポ
リシリコン層１３Ａ及び酸化膜１２Ａを選択エ
ツチしてコンデンサ電極層１３を形成すると共
にコンデンサ誘電体膜１２を形成し、第１ｃ図
に示すように基板表面を露呈させる。
HFガス中でプラズマエツチングを行なういわ
ゆる反転パターンエツチ法によりホトレジスト
層１５の下の酸化膜１４Ａ部分を選択的に除去
した後、残存する酸化膜１４をマスクとしてポ
リシリコン層１３Ａ及び酸化膜１２Ａを選択エ
ツチしてコンデンサ電極層１３を形成すると共
にコンデンサ誘電体膜１２を形成し、第１ｃ図
に示すように基板表面を露呈させる。
(d) この後、さらにもう一度熱酸化処理を行な
い、コンデンサ電極層１３をおおう酸化膜１
４′を形成すると共に、上記露呈された基板表
面をおおうSiO2からなるゲート絶縁膜１２′を
形成する。次に、CVD法によりゲート絶縁膜
１２′をおおつて２層目ポリシリコン層を形成
して適宜パターニングすることによりゲート電
極層１８を形成した後、ゲート電極層１８及び
コンデンサ電極層１３をマスクとする選択的不
純物導入処理、例えばイオン打込処理により両
電極層１８，１３に自己整合した形N+型ドレ
イン領域（データ線）１９及びN+型ソース領
域２０を形成する。そして、これらの領域１
９，２０を形成するための熱処理と同時の熱処
理により、先にコンデンサ誘電体膜１２の中に
ドープしていたヒ素（又はリン）及び前記ホト
レジスト層１５をマスクとしてシリコン基板中
に打ち込まれたボロンを基板表面に拡散させて
容量増加用のP+領域１６及びN+型領域１７を
形成し、これら領域１６，１７間に容量増加用
のP+N+接合を定める。この時、ポリシリコン
層１３中に残つたボロンも前記基板表面に拡散
される。なお、これらのP+型領域１６及びN+
型領域１７を形成するための熱処理は、N+型
領域１９，２０を形成するための熱処理とは別
にその前又は後に適宜実施してもよい。
い、コンデンサ電極層１３をおおう酸化膜１
４′を形成すると共に、上記露呈された基板表
面をおおうSiO2からなるゲート絶縁膜１２′を
形成する。次に、CVD法によりゲート絶縁膜
１２′をおおつて２層目ポリシリコン層を形成
して適宜パターニングすることによりゲート電
極層１８を形成した後、ゲート電極層１８及び
コンデンサ電極層１３をマスクとする選択的不
純物導入処理、例えばイオン打込処理により両
電極層１８，１３に自己整合した形N+型ドレ
イン領域（データ線）１９及びN+型ソース領
域２０を形成する。そして、これらの領域１
９，２０を形成するための熱処理と同時の熱処
理により、先にコンデンサ誘電体膜１２の中に
ドープしていたヒ素（又はリン）及び前記ホト
レジスト層１５をマスクとしてシリコン基板中
に打ち込まれたボロンを基板表面に拡散させて
容量増加用のP+領域１６及びN+型領域１７を
形成し、これら領域１６，１７間に容量増加用
のP+N+接合を定める。この時、ポリシリコン
層１３中に残つたボロンも前記基板表面に拡散
される。なお、これらのP+型領域１６及びN+
型領域１７を形成するための熱処理は、N+型
領域１９，２０を形成するための熱処理とは別
にその前又は後に適宜実施してもよい。
上記した一連の工程によれば、コンデンサ電極
層（固定電位線）１３に自己整合した形で容量増
加用のP+型領域１６及びN+型領域１７を形成で
きると共に、ゲート（ワード線）１８及びコンデ
ンサ電極層１３に自己整合した形でトランスフア
（転送）用MOS型トランジスタを形成することが
できる。このため、容量増加用のP+N+接合の形
成に伴うマスク合せ作業が不要で工程が簡略化さ
れると共に、マスク合せ余裕が不要でその分だけ
セルサイズを縮少することが可能になり、集積度
が向上されるなど優れた作用効果が得られるもの
である。
層（固定電位線）１３に自己整合した形で容量増
加用のP+型領域１６及びN+型領域１７を形成で
きると共に、ゲート（ワード線）１８及びコンデ
ンサ電極層１３に自己整合した形でトランスフア
（転送）用MOS型トランジスタを形成することが
できる。このため、容量増加用のP+N+接合の形
成に伴うマスク合せ作業が不要で工程が簡略化さ
れると共に、マスク合せ余裕が不要でその分だけ
セルサイズを縮少することが可能になり、集積度
が向上されるなど優れた作用効果が得られるもの
である。
なお、上記実施例では、ホトレジスト層下の酸
下膜をプラズマエツチで反転パターンエツチする
方法を用いた（上記(c)工程）が、これは、イオン
打込みマスク及び酸化マスクとしてシリコンナイ
トライド膜を用い、このとき選択的に形成される
酸化膜をマスクとしてポリシリコン層を選択的に
エツチする反転パターンエツチ法を用いてもよ
い。
下膜をプラズマエツチで反転パターンエツチする
方法を用いた（上記(c)工程）が、これは、イオン
打込みマスク及び酸化マスクとしてシリコンナイ
トライド膜を用い、このとき選択的に形成される
酸化膜をマスクとしてポリシリコン層を選択的に
エツチする反転パターンエツチ法を用いてもよ
い。
第１ａ図乃至第１ｄ図は、本発明の一実施例に
よる半導体メモリの製造工程を示す基板断面図で
ある。 １０……半導体基板、１１……フイールド酸化
膜、１２……コンデンサ誘電体膜、１２′……ゲ
ート絶縁膜、１３……コンデンサ電極層（１層目
ポリSi層）、１５……ホトレジスト層、１６……
容量増加用P+型領域、１７……容量増加用N+型
領域、１８……ゲート電極層（２層目ポリSi層）、
１９……N+型ドレイン領域、２０……N+型ソー
ス領域。
よる半導体メモリの製造工程を示す基板断面図で
ある。 １０……半導体基板、１１……フイールド酸化
膜、１２……コンデンサ誘電体膜、１２′……ゲ
ート絶縁膜、１３……コンデンサ電極層（１層目
ポリSi層）、１５……ホトレジスト層、１６……
容量増加用P+型領域、１７……容量増加用N+型
領域、１８……ゲート電極層（２層目ポリSi層）、
１９……N+型ドレイン領域、２０……N+型ソー
ス領域。
Claims (1)
- １ 半導体領域表面のメモリセル配置部に形成し
た絶縁膜に第１導電型決定不純物をドープした
後、前記絶縁膜上に１層目導電層のポリシリコン
層を形成する工程と、所望のコンデンサ形成パタ
ーンにしたがつて選択的に、前記コンデンサ領域
となる半導体領域表面に第２導電型の不純物をイ
オン打込みする工程と、前記イオン打込みパター
ンとは反対のパターンにしたがつて前記メモリセ
ル配置部の前記１層目導電層のポリシリコン層及
び前記絶縁膜をパターニングして前記１層目導電
層のポリシリコン層をコンデンサ電極層となし且
つ前記絶縁膜をコンデンサ誘電体膜となす工程
と、前記コンデンサ誘電体膜中にドープされた第
１導電型不純物及び前記コンデンサ領域となる半
導体領域表面にイオン打込みされた第２導電型の
不純物を熱処理により前記コンデンサ領域となる
半導体領域表面に拡散して容量増加用PN接合を
形成する工程と、前記コンデンサ電極層から離間
した領域表面部分上にゲート絶縁膜を介して２層
目導電層のゲート電極層を形成する工程と、前記
ゲート電極層をマスクとする選択的不純物導入処
理により前記電極層に自己整合した形のソース及
びドレイン領域を形成する工程とを含む半導体メ
モリの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12412179A JPS5649553A (en) | 1979-09-28 | 1979-09-28 | Manufacture of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12412179A JPS5649553A (en) | 1979-09-28 | 1979-09-28 | Manufacture of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5649553A JPS5649553A (en) | 1981-05-06 |
| JPS6315748B2 true JPS6315748B2 (ja) | 1988-04-06 |
Family
ID=14877435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12412179A Granted JPS5649553A (en) | 1979-09-28 | 1979-09-28 | Manufacture of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5649553A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900005871B1 (ko) * | 1987-09-21 | 1990-08-13 | 삼성전자 주식회사 | 반도체 메모리소자의 제조방법 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
-
1979
- 1979-09-28 JP JP12412179A patent/JPS5649553A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5649553A (en) | 1981-05-06 |
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