JPS6251248A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6251248A
JPS6251248A JP60191573A JP19157385A JPS6251248A JP S6251248 A JPS6251248 A JP S6251248A JP 60191573 A JP60191573 A JP 60191573A JP 19157385 A JP19157385 A JP 19157385A JP S6251248 A JPS6251248 A JP S6251248A
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明や技術分野〕 本発明は半導体装置の製造方法に関し、特にＭＯ８型集
積回路の製造に使用されるものである。
〔発明の技術的背景〕
従来、半導体基板の一部に形成された基板と同−又は異
なる導電型の拡散層（以下、ウェル領域と記す）にＭＯ
Ｓトランジスタを形成する技術が知られている。この技
術はウェル領域の不純物濃度を所定濃度に設定して素子
特性の制御を容易にしようとするものである。また、Ｃ
ＭＯ８半導体装置ではｎ型及びｎ型のウェル領域を形成
し、それぞれのウェル領域にＭＯＳ　ｔ−ランジスタを
形成すれば、ウェル領域の電位が安定してラッチアップ
を防止する効果が大きい。このようにウェル領域にＭＯ
Ｓトランジスタを形成する場合、ウェル領域の表面近傍
の不純物濃度を低くすると素子特性が向上することが知
られている。こうしたＭｏＳトランジスタの製造方法を
第５図（ａ）〜（Ｃ）を参照して説明する。
まず、例えばｎ型シリコン基板１上に図示しないマスク
材を形成した後、これをマスクとしてボロンをイオン注
入することによりｎ型ウェル領域２を形成する。このウ
ェル領域２の表面のボロン濃度は１０１７ｃｍ”程度に
設定される。次に、前記マスク材をマスクとしてリンを
イオン注入することによりウェル領域２表面にチャネル
イオン注入層３を形成する。チャネルイオン注入層３の
リン濃度は前記ボロン濃度よりも低く設定されるため、
ウェル領域２表面の導電型はｎ型のままである。つづい
て、前記マスク材を除去する（第５図（ａ）図示）。次
いで、選択酸化法により基板１とウェル領域２との境界
領域にフィールド酸化膜４を形成する（同図（ｂ）図示
）。次いで、フィールド酸化膜４に囲まれたウェル領域
２上にゲート酸化膜５を形成する。つづいて、全面に不
純物ドープ多結晶シリコン膜を堆積した後、パターニン
グしてゲート電極６を形成する。更に、ゲート電極６及
びフィールド酸化膜４をマスクとしてヒ素をイオン注入
することによりｎ＋型ソース、ドレイン領域７．８を形
成する（同図（Ｃ）図示）。
以下、全面に層間絶縁膜を堆積した後、コンタクトホー
ルを開孔する。つづいて、全面に配線金属を蒸着した後
、パターニングして配線を形成し、ＭＯＳトランジスタ
を製造する。
（背景技術の問題点〕 しかし、上述した従来の方法では、第５図（ａ）の工程
でウェル領域２の全面にわたってリンのチャネルイオン
注入を行なっているので、同図（ｂ）の工程でフィール
ド酸化膜４を形成した際、フィールド酸化膜４直下のウ
ェル領域２表面でも実効的な不純物濃度が低下している
。このため、上記のようにｎチャネルＭＯＳトランジス
タを製造した場合には、フィールド領域に形成される寄
生ＭＯＳトランジスタのしきい値電圧が低下し、素子間
のリーク電流が増加して素子分離が不完全になるという
欠点がある。
また、ウェル領域２表面にチャネルイオン注入を行なっ
た後、フィールド酸化膜４を形成しているので、選択酸
化時の熱処理により、チャネルイオン注入層３の不純物
分布が拡がってしまう。これは今後の素子の微細化にと
って障害となる。
〔発明の目的〕
本発明は上記問題点を解消するためになされたものであ
り、フィールド領域での素子分離性能を低下させること
なく、素子領域の不純物濃度を最適に維持し、かつ素子
の微細化にも対応できる半導体装置の製造方法を提供し
ようとするものである。
〔発明の概要〕
本発明の半導体装置の製造方法は、半導体基板の一部に
選択的に第１導電型の拡散層（ウェル領域）を形成する
工程と、基板表面に素子分離領域を形成する工程と、該
素子分離領域から露出した第１導電型の拡散層の少なく
とも一部の表面に、第１導電型の拡散層の不純物濃度よ
りも低濃度となるように第２導電型の不純物を導入する
工程と、第２導電型の不純物が導入された第１導電型の
拡散層上にゲート絶縁膜及びゲート電極を形成する工程
と、該ゲート電極の両側方の第１導電型の拡散層表面に
第２導電型のソース、ドレイン領域を形成する工程とを
具備したことを特徴とするものである。
このような方法によれば、素子分離領域を形成した後、
素子分離領域から露出した第１導電型の６一 拡散層表面に第２導電型の不純物を導入するので、素子
分離領域直下での不純物濃度は低下せず、素子分離性能
を低下させることなく素子領域の不純物濃度を最適に維
持することができる。また、選択酸化時の熱処理後に第
２導電型の不純物が導入されるので、この不純、物の分
布が拡がってしまうのを防止することができ、素子の微
細化にも対応できる。
〔発明の実施例〕
以下、本発明の実施例を図面を参照して説明する。
実施例１ 本発明方法をｎチャネルＭＯＳトランジスタの製造に適
用した実施例を第１図（ａ）〜（Ｃ）を参照して説明す
る。
まず、比抵抗１Ω・菌のｎ型シリコン基板１１の一部に
選択的にボロンをイオン注入した後、１１００℃で熱処
理することにより表面のボロン濃度が１０１１α°３程
度のｐ型ウェル領域１２を形成する（第１図（ａ）図示
）。次いで、１０００℃にて選択酸化法を行なうことに
より基板１１とウェル領ｔｉｌ１２の境界領域に厚さ８
０００人のフィールド酸化膜１３を形成する。
つづいて、フィールド酸化１１２をマスクとしてリンを
例えば加速エネルギー１００ｋｅＶ、ドーズ飴５Ｘ１０
’　”　ｃｍ４の条件でイオン注入することによりチャ
ネルイオン注入層１４を形成する。このような条件では
ウェル領域１２表面のリン濃度はボロン濃度よりも低く
、ウェル領域１２表面はｐ型のままである。そして、素
子領域となるウェル領域１２表面ではキャリア（ホール
）密度がウェル領域１２内部よりも低下するが、フィー
ルド酸化膜１３直下のウェル領域１２では当初のボロン
濃度がほぼ維持される（同図（ｂ）図示）。次いで、ウ
ェル領域１２上に膜厚２００人のゲート酸化膜１５を形
成する。つづいて、全面にリンドープト多結晶シリコン
膜を堆積した後、パターニングしてゲート電極１６を形
成する。つづいて、ゲート電極１６及びフィールド酸化
膜１３をマスクとしてヒ素をイオン注入することにより
ｎ＋型ソース、ドレイン領域１７．１８を形成する（同
図（Ｃ）図示）。以下、全面に層間絶縁膜を堆積した後
、コンタクトホールを開孔する。つづいて、全面に配線
金属を蒸着した後、パターニングして配線を形成し、ｎ
チャネルＭＯＳトランジスタを製造する。
このような方法によれば、第１図（ｂ）の工程でフィー
ルド酸化１１１３を形成した後、フィールド酸化膜１３
をマスクとしてリンをイオン注入することによりチャネ
ルイオン注入層１４を形成するので、フィールド酸化膜
１３直下での不純物濃度は低下せず、素子分離性能が低
下することはない。一方、素子領域（ウェル領域１３）
の表面の不純物濃度は最適に維持することができるので
、素子特性を向上することができる。また、選択酸化時
の熱処理後にリンをイオン注入するので、リンの不純物
分布が拡がってしまうのを防止することができ、素子の
微細化にも対応できる。
実施例２ 本発明方法をＣＭＱＳの製造に適用した実施例を第２図
（ａ）〜（Ｃ）を参照して説明する。
まず、比抵抗１Ω・αのｎ型シリコン基板企１表面に選
択的にｐ型ウェル領域２２及びｎ型ウェル領域、２３を
それぞれ形成する（第２図（ａ）図示）。次に、選択酸
化法により膜厚８０００人程度Ｏ７ィールド酸化膜？４
を形成する。つづいて、ｎ型ウェル領域２３上を覆うよ
うにホトレジストパターン２５を形成する。つづいて、
ホトレジストパターン２５及びフィールド酸化膜２４を
マスクとしてｐ型ウェル領域２２のリンをイオン注入し
、チャネルイオン注入Ｈ２６を形成する（同図（ｂ）図
示）。次いで、前記ホトレジストパターン２５を除去し
た後、ｐウェル領域２２及びｎつＩル領域２３上にそれ
ぞれ膜厚２００人のゲート酸化８１１２７．２７を形成
する。つづいて、全面にリンドープト多結晶シリコン膜
を堆積した後、パターニングしてｐウェル領域２２及び
ｎウェル領域２３上にそれぞれゲート電極２８．２８を
形成する。つづいて、ｎウェル領域２３上を覆うように
図示しないホトレジストパターンを形成した後、ゲート
電極２８、ホトレジストパターン及びフィールド酸化膜
２４をマスクとしてヒ素をイオン注入することによりｎ
＋型ソース、ドレイン領域２９．３０を形成する。つづ
いて、前記ホ］・レジストパターンを除去し、ｐウェル
領域２２上を覆うように図示しないホトレジストパター
ンを形成した後、ゲート電極２８、ホトレジストパター
ン及びフィールド酸化膜２４をマスクとしてボロンをイ
オン注入することによりｐ＋型ソース、ドレイン領域３
１．３２を形成する。つづいて、前記ホトレジストパタ
ーンを除去する（同図（Ｃ）図示）。以下、全面に層間
絶縁膜を堆積した後、コンタクトホールを開孔する。つ
づいて、全面に配線金属を蒸着した後、パターニングし
て配線を形成し、ＣＭＯ８半導体装置を製造する。
この場合も上記実施例１と同様の効果を得ることができ
る。なお、上記実施例２では第２図（ｂ）の工程でｎ型
ウェル領域２２の表面にのみｎ型不純物を導入したが、
ｎ型ウェル領域２３の表面にｎ型不純物を導入する工程
を追加してもよいことは勿論である。
実施例３ 本発明方法をダイナミックＲＡＭの製造に適用した実施
例を第３図（ａ）〜（ｄ）及び第４図を参照して説明す
る。
まず、ｎ型シリコン基板４１の一部に選択的にボロンを
イオン注入することによりｎ型ウェル領域４２を形成す
る。次に、還択酸化法によりフィールド酸化膜４３を形
成する　（第３図（ａ）図示）。次いで、ｎ型ウェル領
域４２の一部を反応性イオンエツチング法によりエツチ
ングして深さ２ｐｒＬの溝を形成する。つづいて、溝の
内面を含むｎ型ウェル領域４２表面にキャパシタ酸化膜
４４を形成する。つづいて、全面にリンドープト多結晶
シリコン膜を堆積した後、パターニングしてキャパシタ
電極４５を形成する。つづいて、キャパシタ電極４５表
面に層間絶縁Ｈ４６を形成する（同図（ｂ）図示）。次
いで、キャパシタ電極４５及びフィールド酸化膜４３を
マスクとして露出しているｎ型ウェル領域４２表面にリ
ンをイオン注入し、チャネルイオン注入層４７を形成す
る（同図（Ｃ）図示）。次いで、露出しているｎ型ウェ
ル領域４２表面にゲート酸化膜４８を形成する。つづい
て、全面にリンドープト多結晶シリコン膜を堆積した後
、パターニングしてゲート電極（ワード線）４９を形成
する。つづいて、ゲート電極４９、キャパシタ電極４６
及びフィールド酸化膜４３をマスクとしてヒ素をイオン
注入することによりｎ＋型ソース、ドレイン領域を形成
する。
次いで、全面に層間絶縁膜５０を堆積した後、コンタク
トホールを開孔する。つづいて、全面に配線金属を蒸着
した後、パターニングしてビット線５１を形成し、ダイ
ナミックＲＡＭを製造する（同図（ｄ）及び第４図図示
。ただし、第４図は平面図であり、第３図（ｄ）は第４
図のＤ−Ｄ＝線に沿う断面図である）。
この場合も上記実施例１と同様の効果を得ることができ
る。また、上記実施例３のように同一ウェル内にＭＯＳ
トランジスタと溝型ＭＯＳキャパシタとを形成する場合
、以下のような効果もある。
すなわち、一般に溝型ＭＯＳキャパシタを形成する場合
、キャパシタ相互のリーク電流を低減するために、ｎ型
ウェル領域４２の不純物濃度は高濃度（例えば１×１０
１７ｃｍ°３以上）にする必要がある。一方、ＭＯＳト
ランジスタを形成する場合には、最適なｎ型ウェル領域
４２の不純物濃度はＭＯＳキャパシタに対する濃度より
も低濃度（例えば３Ｘ　１０！６ｃｒｙ”　）にする必
要がある。このような場合、上記実施例３のように溝型
ＭＯＳキャパシタを形成した後、チャネルイオン注入を
行ない、更にＭＯＳトランジスタを形成するという工程
が有効となる。
〔発明の効果〕
以上詳述した如く本発明半導体装置の製造方法によれば
、素子分離性能を低下させることなく、素子領域の不純
物濃度を最適に維持して素子特性を向上させ、かつ素子
の微細化にも対応できるものである。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明の実施例１におけるｎチ
ャネルＭＯＳトランジスタの製造方法を示す断面図、第
２図（ａ）〜（Ｃ）は本発明の実施例２における０ＭＯ
８の製造方法を示す断面図、第３図（ａ）〜（ｄ）は本
発明の実施例３におけるダイナミックＲＡＭの製造方法
を示す断面図、第４図は第３図（ｄ）の平面図、第５図
（ａ）〜（Ｃ）は従来のｎチャネルＭＯＳトランジスタ
の製造方法を示す断面図である。 １１・・・ｎ型シリコン基板、１２・・・ｎ型ウェル領
域、１３・・・フィールド酸化膜、１４・・・チャネル
イオン注入層、１５・・・ゲート絶縁膜、１６・・・ゲ
ート電極、１７．１８・・・ｎ＋型ソース、ドレイン領
域、２１・・・ｎ型シリコン基板、２２・・・ｎ型ウェ
ル領域、２３・・・ｎ型ウェル領域、２４・・・フィー
ルド酸化膜、２５・・・ホトレジストパターン、２６・
・・チャネルイ　゛オン注入層、２７・・・ゲート絶縁
膜、２８・・・ゲート電極、２９．３０・・・ｎ＋型ソ
ース、ドレイン領域、３Ｌ　３２・・・ｐ＋型ソース、
ドレイン領域、４１・・・ｎ型シリコン基板、４２・・
・ｎ型ウェル領域、４３・・・フィールド酸化膜、４４
・・・キャパシタ酸化膜、４５・・・キャパシタ電極、
４６・・・層間絶縁膜、４７・・・チャネルイオン注入
層、４８・・・ゲート酸化　　　　　膜、４゛９・・・
ゲート電極（ワード線）、５０・・・層間絶縁膜、５１
・・・ビット線。 出願人代理人　弁理士　鈴江武彦 第３図 シ、ｊ　　５　　図 第４図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板の一部に選択的に第１導電型の拡散層
    を形成する工程と、基板表面に素子分離領域を形成する
    工程と、該素子分離領域から露出した第１導電型の拡散
    層の少なくとも一部の表面に、第１導電型の拡散層の不
    純物濃度よりも低濃度となるように第２導電型の不純物
    を導入する工程と、第２導電型の不純物が導入された第
    １導電型の拡散層上にゲート絶縁膜及びゲート電極を形
    成する工程と、該ゲート電極の両側方の第１導電型の拡
    散層表面に第２導電型のソース、ドレイン領域を形成す
    る工程とを具備したことを特徴とする半導体装置の製造
    方法。
  2. （２）第１又は第２導電型の半導体基板の一部に第１導
    電型の拡散層及び第２導電型の領域を形成し、該第２導
    電型の領域上にゲート絶縁膜及びゲート電極を形成し、
    該ゲート電極の両側方の第２導電型の領域表面に第１導
    電型のソース、ドレイン領域を形成することを特徴とす
    る特許請求の範囲第１項記載の半導体装置の製造方法。
  3. （３）半導体基板の一部に選択的に第１導電型の拡散層
    を形成し、基板表面に素子分離領域を形成した後、第１
    導電型の拡散層にキャパシタ絶縁膜及びキャパシタ電極
    を形成し、更に素子分離領域及びキャパシタ電極から露
    出した第１導電型の拡散層表面に第２導電型の不純物を
    導入することを特徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。
  4. （４）キャパシタ絶縁膜及びキャパシタ電極を第１導電
    型の拡散層内に形成した溝の内部を含む領域に形成する
    ことを特徴とする特許請求の範囲第３項記載の半導体装
    置の製造方法。
JP60191573A 1985-08-30 1985-08-30 半導体装置の製造方法 Granted JPS6251248A (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US6087214A (en) * 1998-04-29 2000-07-11 Vlsi Technology, Inc. Arrangement and method for DRAM cell using shallow trench isolation
US7880526B2 (en) * 2008-08-11 2011-02-01 Infineon Technologies Ag Level Shifter, standard cell, system and method for level shifting

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53130987A (en) * 1977-04-20 1978-11-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacture
JPS5660064A (en) * 1979-10-23 1981-05-23 Fujitsu Ltd Manufacture of semiconductor device
JPS56124258A (en) * 1980-03-05 1981-09-29 Hitachi Ltd Manufacturing of semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4646425A (en) * 1984-12-10 1987-03-03 Solid State Scientific, Inc. Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4637836A (en) * 1985-09-23 1987-01-20 Rca Corporation Profile control of boron implant

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53130987A (en) * 1977-04-20 1978-11-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacture
JPS5660064A (en) * 1979-10-23 1981-05-23 Fujitsu Ltd Manufacture of semiconductor device
JPS56124258A (en) * 1980-03-05 1981-09-29 Hitachi Ltd Manufacturing of semiconductor device

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