JPS60241259A - リ−ド・オンリ−・メモリの製造方法 - Google Patents
リ−ド・オンリ−・メモリの製造方法Info
- Publication number
- JPS60241259A JPS60241259A JP59096551A JP9655184A JPS60241259A JP S60241259 A JPS60241259 A JP S60241259A JP 59096551 A JP59096551 A JP 59096551A JP 9655184 A JP9655184 A JP 9655184A JP S60241259 A JPS60241259 A JP S60241259A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- gate electrode
- rom
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はリード會オンリー・メモリ（ＲＯＭ）の製造方
法に関し、特にリークによる不良動作を防止すると共に
ターン・アラウンドφタイム（ＴＡＴ）の短縮を図った
Ｒ ＯＭの製造方法に関するものである、 〔背景技術〕 ＲＯＭの製造工程では、選択されたメモリセルに情報を
書込む所謂ＲＯＭの日の製造工程が必要とされ、従来種
々の方法が提案されている、例えば第１図に示す方法は
、メモリセルを構成するＮチャネル型のＭＯ８ＦＥＴＩ
をエンハンスメント型からディプリーション型に代えて
Ｖｔｈ（Ｌきい値電圧）を下げる方法であり、選択され
たＭＯ８ＦＥＴＩを開口したレジストマスク２を形成し
た上でこａＭＯ８ＦＥＴ１に不純物イオン打込みしてい
る。、即ち、半導体基板３に形成したＮ 層のソ−ス拳
ドレイン領域４．４と、その上のゲート電極５とで構成
されるＭＯ８Ｆ’ＥＴＩに対してＮ型不純物、例えばリ
ン（ｓＩＰ ）をイオン打込みし、ゲート電極５下のチ
ャネル部６をＮ 型に構成することによりｖｔｈ を下
げるものである。
法に関し、特にリークによる不良動作を防止すると共に
ターン・アラウンドφタイム（ＴＡＴ）の短縮を図った
Ｒ ＯＭの製造方法に関するものである、 〔背景技術〕 ＲＯＭの製造工程では、選択されたメモリセルに情報を
書込む所謂ＲＯＭの日の製造工程が必要とされ、従来種
々の方法が提案されている、例えば第１図に示す方法は
、メモリセルを構成するＮチャネル型のＭＯ８ＦＥＴＩ
をエンハンスメント型からディプリーション型に代えて
Ｖｔｈ（Ｌきい値電圧）を下げる方法であり、選択され
たＭＯ８ＦＥＴＩを開口したレジストマスク２を形成し
た上でこａＭＯ８ＦＥＴ１に不純物イオン打込みしてい
る。、即ち、半導体基板３に形成したＮ 層のソ−ス拳
ドレイン領域４．４と、その上のゲート電極５とで構成
されるＭＯ８Ｆ’ＥＴＩに対してＮ型不純物、例えばリ
ン（ｓＩＰ ）をイオン打込みし、ゲート電極５下のチ
ャネル部６をＮ 型に構成することによりｖｔｈ を下
げるものである。
しかしながら、この方法では本発明渚の検討によれば以
下の問題がある。ゲート電極５下に所要のＮ 層を形成
１−るために必要とされる索のイオン打込みを行なうと
、ゲート電極５部よりも薄い表面５ｉｎ２膜７のソース
φドレイン領域４．４ではそれよりも多量のイオン打込
みがなされろことになり、前述したリンイオンがソース
・ドレイン領域４．４を透過し、更に側方のフィールド
Ｓｉｎ。
下の問題がある。ゲート電極５下に所要のＮ 層を形成
１−るために必要とされる索のイオン打込みを行なうと
、ゲート電極５部よりも薄い表面５ｉｎ２膜７のソース
φドレイン領域４．４ではそれよりも多量のイオン打込
みがなされろことになり、前述したリンイオンがソース
・ドレイン領域４．４を透過し、更に側方のフィールド
Ｓｉｎ。
膜８の下側にまで侵入することになる。通常、ゲート電
極５の厚さは３０００Ａ程度であり、ゲー）ＳｉＯｚ膜
７は２〜３００Ａ程度であるために、この現象は顕著で
ある。このため、ソース−ドレイン領域４．４の下側や
フィールドＳ ｉ Ｏｘ Ｗ ８の下側１ＺｉｃＮ 層
９が形成され、ソース・ドレイン領域４．４におけるリ
ーク電流が増大し、フィールドＳ ｉ Ｏｘ ｈ ８に
よる隣接セル間の絶縁が破壊される等、ＲＯＭの信頼性
が態化される原因となる。
極５の厚さは３０００Ａ程度であり、ゲー）ＳｉＯｚ膜
７は２〜３００Ａ程度であるために、この現象は顕著で
ある。このため、ソース−ドレイン領域４．４の下側や
フィールドＳ ｉ Ｏｘ Ｗ ８の下側１ＺｉｃＮ 層
９が形成され、ソース・ドレイン領域４．４におけるリ
ーク電流が増大し、フィールドＳ ｉ Ｏｘ ｈ ８に
よる隣接セル間の絶縁が破壊される等、ＲＯＭの信頼性
が態化される原因となる。
なお、上述のＲＯＭに関連する技術として、たとえば特
開昭５６−１３０９６３号公報がある。
開昭５６−１３０９６３号公報がある。
本発明の目的はＲＯＭの目の形成に際してメモリセルに
打込まれるイオンによる接合リークや絶縁破壊を防止し
、これにより信頼性の高いＲＯＭの製造を可能にしたＲ
ＯＭの卿造方法を提供することＫある、 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付１面からあきらかになるであ
ろう。
打込まれるイオンによる接合リークや絶縁破壊を防止し
、これにより信頼性の高いＲＯＭの製造を可能にしたＲ
ＯＭの卿造方法を提供することＫある、 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付１面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである、 すなわち、ゲート電極上にナイト２イド膜を一体形成し
た上でｖｌＯ８ＦＥＴの表面酸化を進行させ、ソース・
ドレイン領域上の酸化膜厚を所要の厚さに形成した上で
ナイトライド膜を除去してＲＯＭの目形成用のイオン打
込みを行なうことにより、ソース・ドレイン領域忙おけ
るイオン打込みを抑えてその透過や側方への拡大を防止
する一方でチャネル部には必要なイオン打込み忙を確保
し、これによりｖｔｈ の低下を満足させると共に接合
リークや絶縁破壊を防止することができる。
を簡単に説明すれば、下記のとおりである、 すなわち、ゲート電極上にナイト２イド膜を一体形成し
た上でｖｌＯ８ＦＥＴの表面酸化を進行させ、ソース・
ドレイン領域上の酸化膜厚を所要の厚さに形成した上で
ナイトライド膜を除去してＲＯＭの目形成用のイオン打
込みを行なうことにより、ソース・ドレイン領域忙おけ
るイオン打込みを抑えてその透過や側方への拡大を防止
する一方でチャネル部には必要なイオン打込み忙を確保
し、これによりｖｔｈ の低下を満足させると共に接合
リークや絶縁破壊を防止することができる。
第２図法）〜Ｄ）は本発明の一実施例方法をその製造工
程順に示しており、Ｎチャネルλ４０３ＦＥＴをメモリ
セルに用いた例を示している。
程順に示しており、Ｎチャネルλ４０３ＦＥＴをメモリ
セルに用いた例を示している。
先ず、同図囚のように、例えばＰ型シリコン基板１０の
主面圧フィールド酸化膜（５ｉｆｔ ） １１とゲート
酸化膜（５ｉｆ２）１２を常法により形成した上で、Ｃ
ＶＤ法により全面にポリシリコン膜１３を形成する。更
に、このポリシリコン膜１３上Ｋｇ化法又は堆積法によ
りシリコンナイトライド（Ｓ ＋ ｓ Ｎ４） 模１４
を形成する。しかる上で、これらポリシリコン膜１３と
ナイトライド膜１４を、例えばフォトエツチング法によ
りバターニングし、同図ＣＢ＋に示すようにゲート電極
１５を形成する。
主面圧フィールド酸化膜（５ｉｆｔ ） １１とゲート
酸化膜（５ｉｆ２）１２を常法により形成した上で、Ｃ
ＶＤ法により全面にポリシリコン膜１３を形成する。更
に、このポリシリコン膜１３上Ｋｇ化法又は堆積法によ
りシリコンナイトライド（Ｓ ＋ ｓ Ｎ４） 模１４
を形成する。しかる上で、これらポリシリコン膜１３と
ナイトライド膜１４を、例えばフォトエツチング法によ
りバターニングし、同図ＣＢ＋に示すようにゲート電極
１５を形成する。
次いで、全面にＡｓ（ひ素）やＰ （１）ン）等のＮ型
不純物をイオン打込みし、ゲート電極１５を利用したセ
ルファライン法によりイオン打込層を形成しかつこれを
活性化して同図［Ｆ］）のようにソース・ドレイン領域
１６．１６を形成する。そして、この状態で酸化雰囲気
での熱処坤を行ない、ゲート電極１５の表面酸化を行な
うと同時にフィールド酸化Ｍ１１とゲート酸化Ｍ１２を
更に酸化進行させ、その膜厚を増大させる。このとき、
ゲート電極１５のポリシリコン膜１３は上面にナイトラ
イド膜１４を形成しているため上面が酸化されることは
なく、側面部のみが酸化され、結局ゲート電極１５の厚
さが増大されることはなし・、こ伯、により、同図（Ｃ
Ｉのようにゲート酸化膜１２Ａは略ゲート電極］５と同
程度の厚さく２〜３０００ Ａ ）に形成される。
不純物をイオン打込みし、ゲート電極１５を利用したセ
ルファライン法によりイオン打込層を形成しかつこれを
活性化して同図［Ｆ］）のようにソース・ドレイン領域
１６．１６を形成する。そして、この状態で酸化雰囲気
での熱処坤を行ない、ゲート電極１５の表面酸化を行な
うと同時にフィールド酸化Ｍ１１とゲート酸化Ｍ１２を
更に酸化進行させ、その膜厚を増大させる。このとき、
ゲート電極１５のポリシリコン膜１３は上面にナイトラ
イド膜１４を形成しているため上面が酸化されることは
なく、側面部のみが酸化され、結局ゲート電極１５の厚
さが増大されることはなし・、こ伯、により、同図（Ｃ
Ｉのようにゲート酸化膜１２Ａは略ゲート電極］５と同
程度の厚さく２〜３０００ Ａ ）に形成される。
続いて、同図（Ｄ＋のようにゲート電極１５上面のナイ
トライド膜１４ｆｚｆ−エツチング除去し、必要に応じ
てゲート電極（ポリシリコンＢＳ］３）１５上面を軽く
酸化する、そして、全面にフォトレジスト膜１７を形成
しかつＲＯＭの目を形成する選択されたＭＯ８ＦＥＴＱ
上のフォトレジスト膜を除去する。そしそ、残存された
フォトレジスト膜１７をマスクとして開口されたＭＯ８
ＦＥＴＱ上にソース・ドレイン領域１６．１６と同じ導
電型の不純物イオン、例えば、３１Ｐ＋イオンを打込み
形成する。この打込みドーズ量はＭＯ８ＦＥＴＱのしき
い値電圧Ｖｔｈ を所要の値にまで低下してＭＯ８ＦＥ
ＴＱをエンハンスメント型からディプリーション型に代
え得るように行なう。
トライド膜１４ｆｚｆ−エツチング除去し、必要に応じ
てゲート電極（ポリシリコンＢＳ］３）１５上面を軽く
酸化する、そして、全面にフォトレジスト膜１７を形成
しかつＲＯＭの目を形成する選択されたＭＯ８ＦＥＴＱ
上のフォトレジスト膜を除去する。そしそ、残存された
フォトレジスト膜１７をマスクとして開口されたＭＯ８
ＦＥＴＱ上にソース・ドレイン領域１６．１６と同じ導
電型の不純物イオン、例えば、３１Ｐ＋イオンを打込み
形成する。この打込みドーズ量はＭＯ８ＦＥＴＱのしき
い値電圧Ｖｔｈ を所要の値にまで低下してＭＯ８ＦＥ
ＴＱをエンハンスメント型からディプリーション型に代
え得るように行なう。
このイオン打込みによりゲート電極１５下側のチャネル
部には低濃度Ｎ型層（Ｎ）１６ａが構成されることにな
る。しかしながら、ゲート電極１５両側のソース・ドレ
イン領域１６．１６では、前述のようにゲート酸化膜１
２Ａの厚さが充分に大きくされているので、イオンはソ
ース・ドレイン領域１６．１６よりも深く打込まれるこ
とはなく、その後の処理によっても打込イオンが下方に
透過されることはない。したがって、同様の理由から打
込イオンがフィールド酸化膜１２の下方にまで拡がるこ
ともない。これにより、ソース・ドレイン領域１６．１
６における接合リークを防止でき、かつフィールド°酸
化膜１１下ｌ１ｌＩＫおける絶縁破壊を防止できる。
部には低濃度Ｎ型層（Ｎ）１６ａが構成されることにな
る。しかしながら、ゲート電極１５両側のソース・ドレ
イン領域１６．１６では、前述のようにゲート酸化膜１
２Ａの厚さが充分に大きくされているので、イオンはソ
ース・ドレイン領域１６．１６よりも深く打込まれるこ
とはなく、その後の処理によっても打込イオンが下方に
透過されることはない。したがって、同様の理由から打
込イオンがフィールド酸化膜１２の下方にまで拡がるこ
ともない。これにより、ソース・ドレイン領域１６．１
６における接合リークを防止でき、かつフィールド°酸
化膜１１下ｌ１ｌＩＫおける絶縁破壊を防止できる。
なお、前述したＲＯＭの目形成後は、フォトレジスト膜
１７を除去すれば層間絶縁膜１８の形成、コンタクトホ
ールの形成、Ａｌ配線１９の形成等通常の処理プロセス
により第３図のようにＲＯＭを完成できる。これにより
、従来の不具合の対策として行なわれているゲー）を柄
形成前の選択イオン打込法によるＲＯＭの目形成と較べ
て、ＲＯＭの目形成後のプロセスを低減でき、仕様決定
から完成までのＴＡＴの短縮を図ることもできる。
１７を除去すれば層間絶縁膜１８の形成、コンタクトホ
ールの形成、Ａｌ配線１９の形成等通常の処理プロセス
により第３図のようにＲＯＭを完成できる。これにより
、従来の不具合の対策として行なわれているゲー）を柄
形成前の選択イオン打込法によるＲＯＭの目形成と較べ
て、ＲＯＭの目形成後のプロセスを低減でき、仕様決定
から完成までのＴＡＴの短縮を図ることもできる。
（１１Ｖｔｈ を低減させるためのイオン打込処理前に
、ゲート電極上面にナイトライド膜を形成してＭＯＳＦ
ＥＴの酸化を行なっているので、ソース・ドレイン領域
におけるゲート酸化膜の膜厚をゲート電極に較べて厚く
でき、必要量のイオン打込みを行なってもソース・ドレ
イン領域における打込みイオンの透過やフィールド酸化
股下への拡がりが防止でき、これにより接合リークや絶
縁破壊を防止してＲＯＭの信頼性が向上できる。
、ゲート電極上面にナイトライド膜を形成してＭＯＳＦ
ＥＴの酸化を行なっているので、ソース・ドレイン領域
におけるゲート酸化膜の膜厚をゲート電極に較べて厚く
でき、必要量のイオン打込みを行なってもソース・ドレ
イン領域における打込みイオンの透過やフィールド酸化
股下への拡がりが防止でき、これにより接合リークや絶
縁破壊を防止してＲＯＭの信頼性が向上できる。
（２）ナイトライド膜はイオン打込み前に除去している
ので、チャネル部へのイオン打込みが阻害されることは
ない、 （３） ゲート電極ないしソース・ドレイン領域の形成
後産おける選択イオン打込みによっても接合リークや絶
縁破壊の発生を防止できるので、ＲＯＭの目形成（イオ
ン打込み）以後の製造プロセスを低減でき、所ＷｉＴＡ
Ｔの短縮を達成できる、以上本発明者によってなされた
発明を実施例にもとづき具体的に説明したが、本発明は
上記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもない
。たとえば、ゲート電極はシリサイド又はポリサイド構
造であってもよい。また、選択イオン打込み用イオンは
他の不純物イオンであってもよいＯ 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネルＭＯ８Ｆ
ＥＴをメモリセルとしたＲＯＭに適用した場合について
説明したが、それに限定されるものではなく、Ｐチャネ
ルＭＯ８ＦＥＴ等をメモリセルとするＲ ＯＭにも同様
に適用できる、
ので、チャネル部へのイオン打込みが阻害されることは
ない、 （３） ゲート電極ないしソース・ドレイン領域の形成
後産おける選択イオン打込みによっても接合リークや絶
縁破壊の発生を防止できるので、ＲＯＭの目形成（イオ
ン打込み）以後の製造プロセスを低減でき、所ＷｉＴＡ
Ｔの短縮を達成できる、以上本発明者によってなされた
発明を実施例にもとづき具体的に説明したが、本発明は
上記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもない
。たとえば、ゲート電極はシリサイド又はポリサイド構
造であってもよい。また、選択イオン打込み用イオンは
他の不純物イオンであってもよいＯ 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネルＭＯ８Ｆ
ＥＴをメモリセルとしたＲＯＭに適用した場合について
説明したが、それに限定されるものではなく、Ｐチャネ
ルＭＯ８ＦＥＴ等をメモリセルとするＲ ＯＭにも同様
に適用できる、
第１図は従来方法の不具合を説明する断面図、第２図（
３）〜ａは本発明方法を説明するための断面工程図、 第３図は完成断面図である。 １０・・・シリコン基板、１１・・・フィールド酸化膜
、１２．１２Ａ・・・ゲート酸化膜、１３・・・ポリシ
リコン膜、１４・・・ナイトライド膜、１５・・・ゲー
ト電極、１６・・・ソース・ドレイ／領域、１７・・・
フォトレジスト膜、Ｑ・Ｍ ＯＳ Ｆ Ｅ Ｔ。 第１頁の続き ＠発明者 千葉 畝之 ＠発明者友沢 明弘 小平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内
３）〜ａは本発明方法を説明するための断面工程図、 第３図は完成断面図である。 １０・・・シリコン基板、１１・・・フィールド酸化膜
、１２．１２Ａ・・・ゲート酸化膜、１３・・・ポリシ
リコン膜、１４・・・ナイトライド膜、１５・・・ゲー
ト電極、１６・・・ソース・ドレイ／領域、１７・・・
フォトレジスト膜、Ｑ・Ｍ ＯＳ Ｆ Ｅ Ｔ。 第１頁の続き ＠発明者 千葉 畝之 ＠発明者友沢 明弘 小平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内
Claims (1)
- 【特許請求の範囲】 １、 メモリセルとしてのＭＯＳＦＥＴに選択的にイオ
ン打込みを行なってそのＭＯＳＦＥＴのしきい値電圧を
低下させるようにしたリード・オンリ−６メモリの製造
方法において、前記ΔＩＯ３ＦＥＴのゲート電極王妃ナ
イトライド膜を形成しておき、その上でゲート酸化膜の
酸化を進めて膜厚を増大させ、しかる後にナイトライド
膜を除去して前記イオン打込みを行なうことをＩＦｊｅ
とするり−ドーオンリー・メモリの製造方法。 ２、ゲート′電極はポリシリコン膜をバターニングして
なり、ナイトライド膜は、このポリシリコン膜の表面を
窒化させ或いは堆積形成して前８！：２バターニングと
同時にバターニングしてなる特許請求の範囲第１項記載
のリード・オ／リー−メモリの製造方法。 ３、ＮチャネルＭＯ８ＦＥＴにＮ型不純物イオンを打込
んでなる特許請求の範囲第２項記載のリード・オンリー
−メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096551A JPS60241259A (ja) | 1984-05-16 | 1984-05-16 | リ−ド・オンリ−・メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096551A JPS60241259A (ja) | 1984-05-16 | 1984-05-16 | リ−ド・オンリ−・メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241259A true JPS60241259A (ja) | 1985-11-30 |
Family
ID=14168213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096551A Pending JPS60241259A (ja) | 1984-05-16 | 1984-05-16 | リ−ド・オンリ−・メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241259A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113574A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | Ｍｏｓ型読み出し専用半導体記憶装置 |
| JPH04127566A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| US5242850A (en) * | 1990-10-30 | 1993-09-07 | Nec Corporation | Method of manufacturing a semiconductor memory device having reduced parasitically doped layers |
| US5350703A (en) * | 1992-08-20 | 1994-09-27 | Gold Star Electron Co., Ltd. | Method for fabrication mask ROM |
| US5538906A (en) * | 1994-03-29 | 1996-07-23 | Sharp Kabushiki Kaisha | Process for producing mask ROM |
-
1984
- 1984-05-16 JP JP59096551A patent/JPS60241259A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113574A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | Ｍｏｓ型読み出し専用半導体記憶装置 |
| JPH04127566A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| US5242850A (en) * | 1990-10-30 | 1993-09-07 | Nec Corporation | Method of manufacturing a semiconductor memory device having reduced parasitically doped layers |
| US5350703A (en) * | 1992-08-20 | 1994-09-27 | Gold Star Electron Co., Ltd. | Method for fabrication mask ROM |
| US5538906A (en) * | 1994-03-29 | 1996-07-23 | Sharp Kabushiki Kaisha | Process for producing mask ROM |
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