JPS6120369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6120369A JPS6120369A JP14159084A JP14159084A JPS6120369A JP S6120369 A JPS6120369 A JP S6120369A JP 14159084 A JP14159084 A JP 14159084A JP 14159084 A JP14159084 A JP 14159084A JP S6120369 A JPS6120369 A JP S6120369A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- substrate
- impurity
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 5
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract 5
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体装置の製造方法の改良に関する。
（発明の技術的背めの問題点）
周知のごとく、例えばＭＯ８Ｉ−ランジスタのゲート長
が短くなると、しきい値（Ｖｔｈ）が低下するいわゆる
ショートチャネル効果が顕在化する。
が短くなると、しきい値（Ｖｔｈ）が低下するいわゆる
ショートチャネル効果が顕在化する。
このことは、素子の微細化につれて顕著となる。
また、ゲート長の縮小化に伴い、基板電流やゲート電流
が増加し、いわゆるバイポーラアクションによるドレイ
ン耐圧の劣化や、ホットキャリアの・影響によるｖｔｈ
の不安定性等の信頼性問題も生じてくる。ところで、シ
ョートチャネル効果を抑制する手段としては、半導体基
板と同導電型の高濃度の不純物を、ドレイン（及びソー
ス）領域と接するように形成してドレイン電圧による空
乏層の伸びを押えることが考えられる。一方、基板電流
、ゲート電流を減少させる方法としては、ソース、ドレ
イン領域の近傍に比較的濃度の低い不純物層を選択的に
形成し、ドレイン領域近傍の電界を緩和させることが考
えられる。以下、これらの手段を用いたＮチャネルＭＯ
Ｓトランジスタの製造方法の場合について第２図（ａ）
〜（ｅ）を参照して説明する。
が増加し、いわゆるバイポーラアクションによるドレイ
ン耐圧の劣化や、ホットキャリアの・影響によるｖｔｈ
の不安定性等の信頼性問題も生じてくる。ところで、シ
ョートチャネル効果を抑制する手段としては、半導体基
板と同導電型の高濃度の不純物を、ドレイン（及びソー
ス）領域と接するように形成してドレイン電圧による空
乏層の伸びを押えることが考えられる。一方、基板電流
、ゲート電流を減少させる方法としては、ソース、ドレ
イン領域の近傍に比較的濃度の低い不純物層を選択的に
形成し、ドレイン領域近傍の電界を緩和させることが考
えられる。以下、これらの手段を用いたＮチャネルＭＯ
Ｓトランジスタの製造方法の場合について第２図（ａ）
〜（ｅ）を参照して説明する。
まず、Ｐ型の半導体基板１表面に素子分離領域２を形成
した後、全面に酸化膜、多結晶シリコン層を形成し、こ
れらを所望の寸法にパターニングしてゲート酸化ｉ！３
、ゲート電極４を形成する（第２図（ａ）図示）。つづ
いて、ゲート電極３などをマスクとしてリンを基板１に
イオン注入してＮ−型層５ａ、５ｂを形成した後、ボロ
ンを前記と同様にして基板１にイオン注入してＰ−型層
５ａ、５ｂを形成する。ここで、Ｎ−型層５ｂは後記ド
レイン領域近傍の電界を緩和して基板電流、ゲート電流
を減少させる働きをし、かつＰ−型層６ｂはドレイン電
圧によるトレイン領域側からの空乏層の伸びを抑え、バ
ンチスルー耐圧を向上させる働きをし、ひいてはショー
トチャネル効果を軽減する。次いで、基板１、ゲート電
極４を酸化して酸化１１７を形成する（第２図（ｂ）図
示）。
した後、全面に酸化膜、多結晶シリコン層を形成し、こ
れらを所望の寸法にパターニングしてゲート酸化ｉ！３
、ゲート電極４を形成する（第２図（ａ）図示）。つづ
いて、ゲート電極３などをマスクとしてリンを基板１に
イオン注入してＮ−型層５ａ、５ｂを形成した後、ボロ
ンを前記と同様にして基板１にイオン注入してＰ−型層
５ａ、５ｂを形成する。ここで、Ｎ−型層５ｂは後記ド
レイン領域近傍の電界を緩和して基板電流、ゲート電流
を減少させる働きをし、かつＰ−型層６ｂはドレイン電
圧によるトレイン領域側からの空乏層の伸びを抑え、バ
ンチスルー耐圧を向上させる働きをし、ひいてはショー
トチャネル効果を軽減する。次いで、基板１、ゲート電
極４を酸化して酸化１１７を形成する（第２図（ｂ）図
示）。
更に、全面にＣＶＤシリコン酸化１１８を堆積する（第
２図（Ｃ）図示）。しかる後、この酸化膜８を反応性イ
オンエツチング（ＲＩＥ）によりエツチング除去し、ゲ
ート電極４の側壁にのみＣＶＤシリコン酸化膜９を残存
させる（第２図（ｄ）図示）。この後、ゲート電極４、
残存するＣＶＤシリコン酸化膜９等をマスクとして全面
にヒ素をイオン注７、シ、Ｎ１型の拡散層９ａ、９ｂを
形成する。ここで、前記Ｎ−型層５ａ、Ｎ＋型層９ａに
よりソース領域１０が、Ｎ−型層５ｂ、Ｎ”型層９ｂに
よりドレイン領域１１が夫々形成され、Ｎチャネル型Ｍ
ＯＳトランジスタが形成される（第２図（ｅ）図示）。
２図（Ｃ）図示）。しかる後、この酸化膜８を反応性イ
オンエツチング（ＲＩＥ）によりエツチング除去し、ゲ
ート電極４の側壁にのみＣＶＤシリコン酸化膜９を残存
させる（第２図（ｄ）図示）。この後、ゲート電極４、
残存するＣＶＤシリコン酸化膜９等をマスクとして全面
にヒ素をイオン注７、シ、Ｎ１型の拡散層９ａ、９ｂを
形成する。ここで、前記Ｎ−型層５ａ、Ｎ＋型層９ａに
よりソース領域１０が、Ｎ−型層５ｂ、Ｎ”型層９ｂに
よりドレイン領域１１が夫々形成され、Ｎチャネル型Ｍ
ＯＳトランジスタが形成される（第２図（ｅ）図示）。
しかしながら、こうした方法によれば、Ｐ−型層６ａ、
６ｂがソース、ドレイン領域１０．１１全面に形成され
るため、ソース、ドレイン領域１０１１１のＮ＋型層９
ａ、９ｂ及びＮ−型層５ａ、５ｂと、Ｐ−型Ｉ６ａ、６
ｂ及び基板１間で形成される接合容量は、デバイスの縮
小化に伴うＰ−型層６ａ、６ｂの濃度の増加により大き
くなり、回路の動作が遅くなる。
６ｂがソース、ドレイン領域１０．１１全面に形成され
るため、ソース、ドレイン領域１０１１１のＮ＋型層９
ａ、９ｂ及びＮ−型層５ａ、５ｂと、Ｐ−型Ｉ６ａ、６
ｂ及び基板１間で形成される接合容量は、デバイスの縮
小化に伴うＰ−型層６ａ、６ｂの濃度の増加により大き
くなり、回路の動作が遅くなる。
なお、前述した接合容量の増大は、ＭＯ３ＬＳＩにおけ
る［） ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ ｃｃｅ
ｓｓＭ ｅｍｏｒｙ （以下、ＤＲＡＭ）においても
不都合を生じる。これについて第３図を参照して説明す
る。
る［） ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ ｃｃｅ
ｓｓＭ ｅｍｏｒｙ （以下、ＤＲＡＭ）においても
不都合を生じる。これについて第３図を参照して説明す
る。
ここで、図中の１２は、Ｎ−型層５ａ、Ｎ＋型層９ａか
らなるソース領域（拡散層）を示し、例えばビットライ
ン１３の一部として用いられる。また、１４は基板１と
ゲート絶縁膜１５を介してメモリセルの容量Ｃ３を形成
するゲート電極であり、１６は層間絶縁膜である。即ち
、第２図のＤＲＡＭにおいて、メモリセルに記憶されて
いる情報が１１０”か゛′１パかの判定は、ビットライ
ン１３の容量Ｃｂと密接な関係があり、Ｃｂ ／Ｃ３値
が小さい程、その判定に対するマージン率は大きくなる
。従って、メモリセル容量が一定とすれば、ビットライ
ン容量は出来る限り小さくする必要があるが、このため
にはＰ−型層６ａのＳ度を小さくする必要があり、ショ
ートチャネル効果、バンチスルー耐圧の劣化をもたらす
。
らなるソース領域（拡散層）を示し、例えばビットライ
ン１３の一部として用いられる。また、１４は基板１と
ゲート絶縁膜１５を介してメモリセルの容量Ｃ３を形成
するゲート電極であり、１６は層間絶縁膜である。即ち
、第２図のＤＲＡＭにおいて、メモリセルに記憶されて
いる情報が１１０”か゛′１パかの判定は、ビットライ
ン１３の容量Ｃｂと密接な関係があり、Ｃｂ ／Ｃ３値
が小さい程、その判定に対するマージン率は大きくなる
。従って、メモリセル容量が一定とすれば、ビットライ
ン容量は出来る限り小さくする必要があるが、このため
にはＰ−型層６ａのＳ度を小さくする必要があり、ショ
ートチャネル効果、バンチスルー耐圧の劣化をもたらす
。
〔発明の目的〕
本発明は、上記事情に鑑みてなされたもので、ソース領
域、基板間及びドレイン領域、基板間の接合容量を軽減
して回路の動作を高速化する等種々の効果を得ることが
できる半導体装置の製造方法を提供することを目的とす
るものである。
域、基板間及びドレイン領域、基板間の接合容量を軽減
して回路の動作を高速化する等種々の効果を得ることが
できる半導体装置の製造方法を提供することを目的とす
るものである。
本発明は、ドレイン電圧による空乏層の伸びを抑えるた
めの第１導電型の第３の不純物層（例えば、Ｐ−型層）
を、ゲート電極の側壁近傍の第′１導電型の半導体基板
のみに部分的に形成することにより、前記Ｐ−型層のソ
ース、ドレイン領域との接触部分を従来よりも少なくし
、もって回路の動作を高速化しえる等積々の効果を図っ
″たことを骨子とする。
めの第１導電型の第３の不純物層（例えば、Ｐ−型層）
を、ゲート電極の側壁近傍の第′１導電型の半導体基板
のみに部分的に形成することにより、前記Ｐ−型層のソ
ース、ドレイン領域との接触部分を従来よりも少なくし
、もって回路の動作を高速化しえる等積々の効果を図っ
″たことを骨子とする。
以下、本発明をＮチャネルＭＯＳトランジスタの製造に
適用した場合について第１図（ａ）〜（ｈ）を参照して
説明する。
適用した場合について第１図（ａ）〜（ｈ）を参照して
説明する。
（１）、まず、Ｐ型のシリコン基板２１表面に素子分離
領域２２を形成した。つづいて、基板２１全面に酸化膜
、多結晶シリコン層を形成して後、所望の形状にバター
ニングしてゲート酸化膜２３、ゲート電極２４を形成し
た（第１図（ａ）図示）。
領域２２を形成した。つづいて、基板２１全面に酸化膜
、多結晶シリコン層を形成して後、所望の形状にバター
ニングしてゲート酸化膜２３、ゲート電極２４を形成し
た（第１図（ａ）図示）。
次いで、ゲート電極２４をマスクとして例えばリンを基
板２１にイオン注入し、Ｎ−型層２５ａ、２５ｂを形成
した後、９００℃、６０分間ドライ酸化を行なって基板
２１、ゲート電極２４表面に酸化１１２６を形成したく
第１図（ｂ）図示）。なお、前記Ｎ”型層２５ｂは、後
記ドレイン領域近傍の電界を緩和し、基板電流、ゲート
電流を減少させる働きをする。しかる後、全面にＣ，Ｖ
Ｄシリコン酸化膜を堆積し、ＲＩＥによりエツチング除
去してＣＶＤシリコン酸化膜２７をゲート電極の側壁に
残存させた（第１図（Ｃ）図示）。更に、ゲート電極２
４、残存するＣＶＤシリコン酸化膜２７をマスクとして
基板２１に例えばヒ素をイオン注入し、Ｎ＋型層２８ａ
、２８ｂを形成した。
板２１にイオン注入し、Ｎ−型層２５ａ、２５ｂを形成
した後、９００℃、６０分間ドライ酸化を行なって基板
２１、ゲート電極２４表面に酸化１１２６を形成したく
第１図（ｂ）図示）。なお、前記Ｎ”型層２５ｂは、後
記ドレイン領域近傍の電界を緩和し、基板電流、ゲート
電流を減少させる働きをする。しかる後、全面にＣ，Ｖ
Ｄシリコン酸化膜を堆積し、ＲＩＥによりエツチング除
去してＣＶＤシリコン酸化膜２７をゲート電極の側壁に
残存させた（第１図（Ｃ）図示）。更に、ゲート電極２
４、残存するＣＶＤシリコン酸化膜２７をマスクとして
基板２１に例えばヒ素をイオン注入し、Ｎ＋型層２８ａ
、２８ｂを形成した。
ここで、Ｎ−型層２５ａ、Ｎ＋型層２８ａによりソース
領域２９が形成され、Ｎ−型層２５ｂ、Ｎ＋型層２８ｂ
によりドレイン領域３０が形成された（第１図（ｄ）図
示）。この後、全面にＣＶＤシリコン酸化ｌ！２７に対
して選択エツチング性を有するフォトレジスト層（マス
ク材料層）３１を塗布形成したく第１図（ｅ）図示）。
領域２９が形成され、Ｎ−型層２５ｂ、Ｎ＋型層２８ｂ
によりドレイン領域３０が形成された（第１図（ｄ）図
示）。この後、全面にＣＶＤシリコン酸化ｌ！２７に対
して選択エツチング性を有するフォトレジスト層（マス
ク材料層）３１を塗布形成したく第１図（ｅ）図示）。
（２，次に、酸素プラズマによりフォトレジスト層３１
を全面エツチングし、ゲート電極２４の上面、このゲー
ト電極２４近傍のＣＶＤシリコン酸化膜２７の一部が露
出する残存）ｔトレジスト層３２を形成したく第１図（
ｆ）図示）。つづいて、残存するフォトレジスト層３２
をマスクとしてＲＩＥによりＣＶＤシリコン酸化膜２７
を基板２１の上面が露出するまで選択的にエツチング除
去し、ゲート電極２４との間に間隙部３３を形成した。
を全面エツチングし、ゲート電極２４の上面、このゲー
ト電極２４近傍のＣＶＤシリコン酸化膜２７の一部が露
出する残存）ｔトレジスト層３２を形成したく第１図（
ｆ）図示）。つづいて、残存するフォトレジスト層３２
をマスクとしてＲＩＥによりＣＶＤシリコン酸化膜２７
を基板２１の上面が露出するまで選択的にエツチング除
去し、ゲート電極２４との間に間隙部３３を形成した。
次いで、ゲート電極２４、残存するフォトレジスト層３
２、ＣＶＤシリコン酸化膜２７をマスクとして例えばボ
ロンを間隙部３３がら基板２１にイオン注入し、Ｐ−型
層３４ａ、３４ｂを形成した（第１図（０）図示）。な
お、Ｐ−型層３４ｂは、ドレイン電圧によるドレイン領
域からの空乏層の伸びを抑え、パンチスルー耐圧を向上
させ、ひいてはショートチャネル効果を軽減する働きを
する。
２、ＣＶＤシリコン酸化膜２７をマスクとして例えばボ
ロンを間隙部３３がら基板２１にイオン注入し、Ｐ−型
層３４ａ、３４ｂを形成した（第１図（０）図示）。な
お、Ｐ−型層３４ｂは、ドレイン電圧によるドレイン領
域からの空乏層の伸びを抑え、パンチスルー耐圧を向上
させ、ひいてはショートチャネル効果を軽減する働きを
する。
しかる後、全面に層間絶縁膜３５を堆積し、ソース、ド
レイン領域２９．３０のＮ＋型層２８ａ１２８ｂの夫々
の一部に対応する層間絶縁ｌ！３５を選択的に開口して
コンタクトホール３６ａ、３６ｂを形成し、更にこれら
コンタクトホール３６ａ１３６ｂにＡｆｆｉ配置！３７
ａ、３７ｂを形成しＴＮチャネルＭＯＳトランジスタを
形成した（第１図（ｈ）図示）。
レイン領域２９．３０のＮ＋型層２８ａ１２８ｂの夫々
の一部に対応する層間絶縁ｌ！３５を選択的に開口して
コンタクトホール３６ａ、３６ｂを形成し、更にこれら
コンタクトホール３６ａ１３６ｂにＡｆｆｉ配置！３７
ａ、３７ｂを形成しＴＮチャネルＭＯＳトランジスタを
形成した（第１図（ｈ）図示）。
しかして、本発明によれば、Ｐ−型層３４ａ、３４ｂを
、ゲー］・電極２４側壁の近傍のシリコン基板２１のみ
に形成するため、従来と比べＰ−型層３４ａ、３４ｂが
ソース、ドレイン電圧域２９．３０の夫々と接触する領
域を減少できる。従って、ソース領域２つと基板２１間
、及びドレイン領域３０と基板２１間の夫々の接合容儲
を低減し、回路動作の高速化を図ることができる。
、ゲー］・電極２４側壁の近傍のシリコン基板２１のみ
に形成するため、従来と比べＰ−型層３４ａ、３４ｂが
ソース、ドレイン電圧域２９．３０の夫々と接触する領
域を減少できる。従って、ソース領域２つと基板２１間
、及びドレイン領域３０と基板２１間の夫々の接合容儲
を低減し、回路動作の高速化を図ることができる。
また、ＤＲＡＭに適用した場合、従来と比べＣｂ ／Ｃ
ｓ値を小さくでき、もってショートチャネル効果、バン
チスルー耐圧の劣化を回避できる。
ｓ値を小さくでき、もってショートチャネル効果、バン
チスルー耐圧の劣化を回避できる。
なお、上記実施例では、Ｐ−型層をソース、ドレイン領
域の夫々の一部と接触するように形成した場合について
述べたが、これに限らず、例えば間隙部を形成した後、
ソース領域の一部に対応する間隙部をマスクし、しかる
後間隙部からボロンをイオン注入することによって、ド
レイン領域側のみにＰ−型層を形成してもよい。
域の夫々の一部と接触するように形成した場合について
述べたが、これに限らず、例えば間隙部を形成した後、
ソース領域の一部に対応する間隙部をマスクし、しかる
後間隙部からボロンをイオン注入することによって、ド
レイン領域側のみにＰ−型層を形成してもよい。
また、上記実施例では、ＣＶＤシリコン酸化膜（絶縁膜
）に対して選択エツチング性を有するマスク材料層とし
てフォトレジスト層を用いたが、これに限らない。例え
ば、ポリイミド、スチレンなどの高分子材料層でもよい
。
）に対して選択エツチング性を有するマスク材料層とし
てフォトレジスト層を用いたが、これに限らない。例え
ば、ポリイミド、スチレンなどの高分子材料層でもよい
。
また、上記実施例では、ＮチャネルＭＯ８ｔ−ランジス
タの製造に適用した場合について述べたが、これに限ら
ず、ＰチャネルＭＯ８トランジスタの製造に適用しても
よい。
タの製造に適用した場合について述べたが、これに限ら
ず、ＰチャネルＭＯ８トランジスタの製造に適用しても
よい。
以上詳述した如く本発明によれば、ソース、ドレイン領
域と半導体基板との接合容量を軽減して回路動作の高速
化を図り、ＤＲＡＭに適用した場合ショートチャネル効
果、パンチスルー耐圧の劣化を阻止し、ビットラインの
容量を低減できる信頼性の高い半導体装置の製造方法を
提供できるものである。
域と半導体基板との接合容量を軽減して回路動作の高速
化を図り、ＤＲＡＭに適用した場合ショートチャネル効
果、パンチスルー耐圧の劣化を阻止し、ビットラインの
容量を低減できる信頼性の高い半導体装置の製造方法を
提供できるものである。
第１図（ａ）〜（ｈ）は本発明の一実施例に係るＮチャ
ネルＭＯＳトランジスタの製造方法を工程順に示す断面
図、第２図（ａ）〜（ｅ）は従来のＮチャネルＭＯＳト
ランジスタの製造方法を工程順に示す断面図、第３図は
従来のＤＲＡＭの断面図である。 １・・・Ｐ型のシリコン基板、２２・・・素子分離領域
、２３・・・ゲート酸化膜、２４・・・ゲート電極、２
５ａ、２５ｂ・・・Ｎ−型層、２６・・・酸化膜、２７
・・・ＣＶＤシリコン酸化膜、２８ａ、２８ｂ・・・Ｎ
＋型層、２９・・・ソース領域、３０・・・ドレイン領
域、３１．３２・・・フォトレジスト層（マスク材料層
）、３３・・・間隙部、３４ａ１３４ｂ・・・Ｐ−型層
、３５・・・層間絶縁膜、３６ａ、３６ｂ・・・コンタ
クトホール、３７ａ、３７ｂ・・・Ａρ配線。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 −３５］
ネルＭＯＳトランジスタの製造方法を工程順に示す断面
図、第２図（ａ）〜（ｅ）は従来のＮチャネルＭＯＳト
ランジスタの製造方法を工程順に示す断面図、第３図は
従来のＤＲＡＭの断面図である。 １・・・Ｐ型のシリコン基板、２２・・・素子分離領域
、２３・・・ゲート酸化膜、２４・・・ゲート電極、２
５ａ、２５ｂ・・・Ｎ−型層、２６・・・酸化膜、２７
・・・ＣＶＤシリコン酸化膜、２８ａ、２８ｂ・・・Ｎ
＋型層、２９・・・ソース領域、３０・・・ドレイン領
域、３１．３２・・・フォトレジスト層（マスク材料層
）、３３・・・間隙部、３４ａ１３４ｂ・・・Ｐ−型層
、３５・・・層間絶縁膜、３６ａ、３６ｂ・・・コンタ
クトホール、３７ａ、３７ｂ・・・Ａρ配線。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 −３５］
Claims (3)
- （１）、素子分離領域で囲まれた半導体基板上にゲート
絶縁膜を介してゲート電極を形成する工程と、このゲー
ト電極をマスクとして前記基板に不純物を導入し第２導
電型の第１の不純物層を形成する工程と、全面に絶縁膜
を堆積した後、この絶縁膜を反応性エッチングにより除
去し前記ゲート電極の側面及びその近傍に残存させる工
程と、前記基板にゲート電極及び残存絶縁膜をマスクと
して不純物を導入し第２導電型の第２の不純物層を形成
し、ソース、ドレイン領域を形成する工程と、全面に前
記絶縁膜に対して選択エッチング性を有するマスク材料
層を形成した後、このマスク材料層をゲート電極側面の
残存絶縁膜の一部が露出するまで選択的に除去する工程
と、残存したマスク材料層を用いて前記残存絶縁膜を選
択的に除去し、ゲート電極との間に間隙部を形成する工
程と、この間隙部より前記基板に不純物を導入し第１導
電型の第３の不純物層を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。 - （２）、ゲート電極との間に間隙部を形成した後、第１
導電型の第３の不純物層を形成するのに先立ち、ソース
領域に対応する間隙部をマスクすることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （３）、マスク材料層としてフォトレジスト層等の高分
子材料を用いることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14159084A JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14159084A JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120369A true JPS6120369A (ja) | 1986-01-29 |
| JPH0460342B2 JPH0460342B2 (ja) | 1992-09-25 |
Family
ID=15295545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14159084A Granted JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
-
1984
- 1984-07-09 JP JP14159084A patent/JPS6120369A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
| US5581114A (en) * | 1994-03-15 | 1996-12-03 | National Semiconductor Corporation | Self-aligned polysilicon base contact in a bipolar junction transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460342B2 (ja) | 1992-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6147383A (en) | LDD buried channel field effect semiconductor device and manufacturing method | |
| JPH11214656A (ja) | 半導体装置およびその製造方法 | |
| JPH07211799A (ja) | Ｄｒａｍセルの製造方法 | |
| JPH0586863B2 (ja) | ||
| JPS6050960A (ja) | 半導体装置 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| KR0166991B1 (ko) | 반도체 장치 | |
| JPS6120369A (ja) | 半導体装置の製造方法 | |
| JP3744438B2 (ja) | 半導体装置 | |
| KR100262099B1 (ko) | 반도체장치 및 반도체 기억장치 | |
| JP2004297044A (ja) | 半導体装置及びその製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS60241259A (ja) | リ−ド・オンリ−・メモリの製造方法 | |
| US6440832B1 (en) | Hybrid MOS and schottky gate technology | |
| JP2002343964A (ja) | 半導体装置及びその製造方法 | |
| JPS6251248A (ja) | 半導体装置の製造方法 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| JP2004534401A (ja) | 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 | |
| KR100291517B1 (ko) | 에스오아이 구조의 반도체 집적회로 및 그 제조방법 | |
| JPS5856450A (ja) | 相補型ｍｏｓ半導体装置 | |
| KR100261991B1 (ko) | 반도체 메모리셀의 트랜지스터 제조방법 및 구조 | |
| JPS6052593B2 (ja) | 半導体装置の製造方法 | |
| JPS63160277A (ja) | 半導体素子製造方法 | |
| JPS6159750A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |