JPS6050960A - 半導体装置 - Google Patents
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- JPS6050960A JPS6050960A JP15870083A JP15870083A JPS6050960A JP S6050960 A JPS6050960 A JP S6050960A JP 15870083 A JP15870083 A JP 15870083A JP 15870083 A JP15870083 A JP 15870083A JP S6050960 A JPS6050960 A JP S6050960A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、埋込みチャネル構造を有するＭＯ８型半導体
装置の改良に関する。
装置の改良に関する。
〔発明の技術的背景とその問題点］
近年、集積回路の集積度の増大と共に素子の微細化が１
［μ■〕程度まで進行しで、いる。第１門は〜１０Ｓ型
半導体集積回路に用いられるＩｖｌ ＯＳ１〜ランジス
タの素子構造を示す断面図である。Ｐ型基板１１の表面
層にＮ 型のソース・ドレイン１２ａ、１２ｔ）が形成
され、ソース・ドレイン１２ａ、１２ｂ間のチャネル形
成領域上にはグーｔ・絶縁膜１３を介してグー１〜電換
１４が形成されている。このトランジスタでは、ＯＮ状
態でチャネル形成領域の表面に表面チャネルが形成され
、電流は基板１１の表面を流れる。この構造を微細化し
、しかも素子の正常な動作を維持するためには、基板１
１の不純物濃度を高くしな【プればならない。
［μ■〕程度まで進行しで、いる。第１門は〜１０Ｓ型
半導体集積回路に用いられるＩｖｌ ＯＳ１〜ランジス
タの素子構造を示す断面図である。Ｐ型基板１１の表面
層にＮ 型のソース・ドレイン１２ａ、１２ｔ）が形成
され、ソース・ドレイン１２ａ、１２ｂ間のチャネル形
成領域上にはグーｔ・絶縁膜１３を介してグー１〜電換
１４が形成されている。このトランジスタでは、ＯＮ状
態でチャネル形成領域の表面に表面チャネルが形成され
、電流は基板１１の表面を流れる。この構造を微細化し
、しかも素子の正常な動作を維持するためには、基板１
１の不純物濃度を高くしな【プればならない。
ところが、基板１１の不純物濃度を高くすると素子の耐
圧が低下し、ホラ１−キャリアの注入も激しく起こるよ
うになり素子特性の劣化を招く。さらに、表面散乱でキ
ャリアのモビリティが低下し、基板の不純物濃度の増大
によってモビリティの低下はさらに著しくなる。
圧が低下し、ホラ１−キャリアの注入も激しく起こるよ
うになり素子特性の劣化を招く。さらに、表面散乱でキ
ャリアのモビリティが低下し、基板の不純物濃度の増大
によってモビリティの低下はさらに著しくなる。
このような素子の微細化に係わる問題点を解決する素子
どして、最近埋込みチャネル構造型のＭＯＳ ｌ〜ラン
ジスタが提案された。例えば、文献（Ｉ Ｅ Ｅ Ｅ
Ｔ ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅ Ｉｅｃｔｒｏｎ
［）ｅｖｉｃｅｓ、 ｖｏｌ 、 Ｅ Ｄ−２７，Ｎ
Ｏ８、Ａｕ０１１ｓｔ １５１４〜１５２０頁、 １
９１７年）。第２図はこの埋込みチャネル構造型のＭ
ＯＳ 、ｔ−ランジスタの素子構造を示す断面図である
。Ｐ型基板２１の表面層にソース・ドレイン２２ａ、２
２ｂが形成され、ソース・トレイン２２ａ、２２ｂ間の
チャネル形成領域上にはゲート絶縁膜２３を介してグー
（・電極２４が形成されている。ここまでは第１図の構
成と同様であり、新たに上記チャネル形成領域にソース
・ドレイン２２ａ、２２ｂの不純物濃度に比して十分低
い濃度のＮ型半導体層２５が形成されている。この構造
では、ＯＮ状態で電流の流路となるチャネルはチャネル
形成領域の表面ではなく、Ｎ型半導体層２５内に形成さ
れる。このようにチャネルが表面より下層に形成される
と、耐圧特性が向上し、またホットキャリアの注入が起
り難くなる。さらに、キャリアが表面散乱の影響を受け
難くなる。以上のように埋込みチャネル型のＭ ＯＳ
ｌ−ランシスタは微細化にうってつけの構造であること
が分る。
どして、最近埋込みチャネル構造型のＭＯＳ ｌ〜ラン
ジスタが提案された。例えば、文献（Ｉ Ｅ Ｅ Ｅ
Ｔ ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅ Ｉｅｃｔｒｏｎ
［）ｅｖｉｃｅｓ、 ｖｏｌ 、 Ｅ Ｄ−２７，Ｎ
Ｏ８、Ａｕ０１１ｓｔ １５１４〜１５２０頁、 １
９１７年）。第２図はこの埋込みチャネル構造型のＭ
ＯＳ 、ｔ−ランジスタの素子構造を示す断面図である
。Ｐ型基板２１の表面層にソース・ドレイン２２ａ、２
２ｂが形成され、ソース・トレイン２２ａ、２２ｂ間の
チャネル形成領域上にはゲート絶縁膜２３を介してグー
（・電極２４が形成されている。ここまでは第１図の構
成と同様であり、新たに上記チャネル形成領域にソース
・ドレイン２２ａ、２２ｂの不純物濃度に比して十分低
い濃度のＮ型半導体層２５が形成されている。この構造
では、ＯＮ状態で電流の流路となるチャネルはチャネル
形成領域の表面ではなく、Ｎ型半導体層２５内に形成さ
れる。このようにチャネルが表面より下層に形成される
と、耐圧特性が向上し、またホットキャリアの注入が起
り難くなる。さらに、キャリアが表面散乱の影響を受け
難くなる。以上のように埋込みチャネル型のＭ ＯＳ
ｌ−ランシスタは微細化にうってつけの構造であること
が分る。
しかしながら、この種の装置にあっては次のような問題
があった。すなわち、上述の論文で解析されているよう
に、確か【こしきい値電圧付近のゲート電圧では埋込み
チャネル型であるが、ゲート電圧が高くなり電ｍ電圧に
近付くにつれて表面チャネル型に移行し、上記の埋込み
チャネル型の利点が消滅してしまう。
があった。すなわち、上述の論文で解析されているよう
に、確か【こしきい値電圧付近のゲート電圧では埋込み
チャネル型であるが、ゲート電圧が高くなり電ｍ電圧に
近付くにつれて表面チャネル型に移行し、上記の埋込み
チャネル型の利点が消滅してしまう。
本発明の目的は、ゲート電圧の高圧化に起因する埋込み
チャネル型ＭＯ３ｌ〜ランジスタの表面チャネル型への
移行を防止し、ゲート電圧の全範囲で埋込みチャネル型
で動作させることができ、耐圧の向上、ボッ１〜キＡ７
リアの注入の低減及びモビリティの増加を維持しくｑる
半導体装置を提供することにある。
チャネル型ＭＯ３ｌ〜ランジスタの表面チャネル型への
移行を防止し、ゲート電圧の全範囲で埋込みチャネル型
で動作させることができ、耐圧の向上、ボッ１〜キＡ７
リアの注入の低減及びモビリティの増加を維持しくｑる
半導体装置を提供することにある。
（発明の概要）
本発明の骨子は、チャネル形成領域の表面層にソース・
ドレインと逆導電型の半導体層を形成すると共に、この
半導体層と基板との間にソース・トレインと同導電型で
ソース・ドレインよりも不純物濃度の低い半導体層を形
成し、埋込みチャネル型から表面チャネル型ｌ＼の移行
を防止することにある。
ドレインと逆導電型の半導体層を形成すると共に、この
半導体層と基板との間にソース・トレインと同導電型で
ソース・ドレインよりも不純物濃度の低い半導体層を形
成し、埋込みチャネル型から表面チャネル型ｌ＼の移行
を防止することにある。
前記第２図に示した埋込みチャネル型の動作を詳しく倹
約すると、まずグー１へ電圧がＯの場合、Ｎ型領域２５
はグー１へ電極２４との仕事関数差のため空乏化する。
約すると、まずグー１へ電圧がＯの場合、Ｎ型領域２５
はグー１へ電極２４との仕事関数差のため空乏化する。
グー（・電圧をしきい値電圧まで増加さゼると、Ｎ型領
域２５と基板２１との境界イ４近にＮ型のチ１７ネルが
発生し電流が流れ始める。
域２５と基板２１との境界イ４近にＮ型のチ１７ネルが
発生し電流が流れ始める。
すなわち、埋込みチャネルの発生である。さらにゲート
電圧を上げていくと、Ｎ型領域２５の上層部もＮ型化し
ついには表面のＮ型１ヒかＮ型領域中で最も激しくなり
、チャネルが表面に移行する。
電圧を上げていくと、Ｎ型領域２５の上層部もＮ型化し
ついには表面のＮ型１ヒかＮ型領域中で最も激しくなり
、チャネルが表面に移行する。
このようなチャネルの表面への移行を防止覆るものとし
て本発明者等が鋭意研究を重ねた結果、Ｎ型領域２５の
表面層を予めＰ型化してお【プばよいことが分った。ま
た、パンチスルー防止のため、Ｎ型領域に接する基板の
Ｐ型ｆａ域を部分的に不純物濃度を高くする構造が特に
微細化に適していることも判明した。
て本発明者等が鋭意研究を重ねた結果、Ｎ型領域２５の
表面層を予めＰ型化してお【プばよいことが分った。ま
た、パンチスルー防止のため、Ｎ型領域に接する基板の
Ｐ型ｆａ域を部分的に不純物濃度を高くする構造が特に
微細化に適していることも判明した。
本発明はこのような点に着目し、第１導電型の半導体基
板上に第２導電型のソース・トレーｒンを持ち、ソース
・ドレイン間のチャネル形成領域上にゲート絶縁膜を介
してグー１−電極を持つＭＯＳ型半導体装置において、
前記チャネル形成領域の表面部に第１導電型の第１半導
体層を形成し、かつその下部に第２導電型の第２半導体
層を形成するようにしたものである。
板上に第２導電型のソース・トレーｒンを持ち、ソース
・ドレイン間のチャネル形成領域上にゲート絶縁膜を介
してグー１−電極を持つＭＯＳ型半導体装置において、
前記チャネル形成領域の表面部に第１導電型の第１半導
体層を形成し、かつその下部に第２導電型の第２半導体
層を形成するようにしたものである。
また本発明は、上記構造のＭＯＳ型半導体装置において
、前記チャネル形成領域の表面部に第１導電型の第１半
導体層を形成づると共に、その下部に第２導電型の第２
半導体層を形成し、かつこの第２半導１本層の下部に前
記基板より不純物濃度の高い第１導電型の第３半導体層
を形成するようにしたものである。
、前記チャネル形成領域の表面部に第１導電型の第１半
導体層を形成づると共に、その下部に第２導電型の第２
半導体層を形成し、かつこの第２半導１本層の下部に前
記基板より不純物濃度の高い第１導電型の第３半導体層
を形成するようにしたものである。
本発明によれば、グーｌ−電圧の大小に拘らず常に埋込
みチレネル型で動作させることができ、埋込みチャネル
型の利点である耐圧の向上ホットキャリアの注入の低減
及びモビリティの増加を維持することができる。このた
め、ＭＯＳ型半導体装置の微細化に極めて有効Ｃ′ある
。
みチレネル型で動作させることができ、埋込みチャネル
型の利点である耐圧の向上ホットキャリアの注入の低減
及びモビリティの増加を維持することができる。このた
め、ＭＯＳ型半導体装置の微細化に極めて有効Ｃ′ある
。
第３図は本発明の一実施例に係わるＭＯＳ ｌ・ランジ
スタの素子構造を示す断面図である。図中３１はＰ型シ
リコン基板であり、この基板３１の表面層にはソース・
ドレイン３２ａ、３２ｂが形成され、ソース・ドレイン
３２ａ、３２ｂ間のチャネル形成領域上にはゲート電極
３３を介してゲ−１−１ｆｆｔ１３４が形成されている
。ここまでの構成は従来と同様であり、本実施例では新
たにチャネル形成領域にＮ型半導体層（第１の半導体層
）３５及びＰ型半導体層（第２の半導体層）３６が形成
されている。すなわち、ソース・ドレイン３２ａ、３２
ｂ間のチャネル形成領域の表面にはＰ型半導体層３６が
形成され、この層３６と基板３１との間にはソース・ト
レインの不純物濃度より低い不純物濃度のＮ型半導体層
３５が形成さ蛛ている。
スタの素子構造を示す断面図である。図中３１はＰ型シ
リコン基板であり、この基板３１の表面層にはソース・
ドレイン３２ａ、３２ｂが形成され、ソース・ドレイン
３２ａ、３２ｂ間のチャネル形成領域上にはゲート電極
３３を介してゲ−１−１ｆｆｔ１３４が形成されている
。ここまでの構成は従来と同様であり、本実施例では新
たにチャネル形成領域にＮ型半導体層（第１の半導体層
）３５及びＰ型半導体層（第２の半導体層）３６が形成
されている。すなわち、ソース・ドレイン３２ａ、３２
ｂ間のチャネル形成領域の表面にはＰ型半導体層３６が
形成され、この層３６と基板３１との間にはソース・ト
レインの不純物濃度より低い不純物濃度のＮ型半導体層
３５が形成さ蛛ている。
このような構造であれば、グーｌ−電圧を高くしてもＰ
型半導体層３６にはＮ型のチャネルは発生しないので、
ゲート電圧の大小に拘らずチャネルはＮ型半導体層３５
内に封じ込められる。従って、グー１〜電圧の全範囲で
埋込みチＶネル型で動作させることができる。このため
、前述した耐圧向上、ホラ１へキャリア注入の低減及び
モビリティの増加等の効果が得られる。
型半導体層３６にはＮ型のチャネルは発生しないので、
ゲート電圧の大小に拘らずチャネルはＮ型半導体層３５
内に封じ込められる。従って、グー１〜電圧の全範囲で
埋込みチＶネル型で動作させることができる。このため
、前述した耐圧向上、ホラ１へキャリア注入の低減及び
モビリティの増加等の効果が得られる。
第４図（ａ）〜（ｄ）は池の実施例に係わるＭＯ３Ｉ−
ランジスタ製造工程を示づ断面図である。
ランジスタ製造工程を示づ断面図である。
まず、第４図（ａ）に示す如く比抵抗５［０ｃｍ ］の
Ｎ型（１００）シリコン基板４１に周知の技術を用いて
素子分離用絶縁膜４７を形成する。続いて、熱酸化技術
を用いて厚さ３００［人コのグー１〜酸化膜４３を形成
する。次いで、イオン注入技１イ・ｉを用い、加速電圧
１００［ＫＶ］で基板４１の表面にヒ素をイオン注入し
、第４図（ｂ）に承り如くＮ型半導体層（第１の半導体
層）４６を形成する。ここで不純物としてヒ素を用いた
理由は、ヒ素の急峻なプロファイルによってチャネルの
表面チャネル化を完全に抑えることにある。続いて、加
速電圧６０ ［ＫＶ］でボロンをイオン注入し、ソース
・ドレインよりも不純物濃度の低いＰ型半導体層（第２
の半導体層）４５を形成覆る。その後、加速電圧２５０
［ＫＶ］でリンをイオン注入し、基板４１よりも不純物
濃度の高いＮ 型半導体層（第３の半導体層）４８を形
成覆る。次いで、第４図（Ｃ）に示す如く全面にＰ型番
結晶シリコン膜を被着し、これをパターニングしてゲー
ト電極４４を形成する。次いで、第４図（ｄ）に同図（
ｃｌの矢視Ａ−Ａ断面を示１如く、イオン注入技術を用
いてソース・ドレイン４２ａ、４２ｂを自己整合的に形
成する。これ以降は、周知の技術を用いて層間絶縁膜及
びアルミニウム配線層を形成することによってＭＯＳ
ｌ−ランジスタが完成づることになる。
Ｎ型（１００）シリコン基板４１に周知の技術を用いて
素子分離用絶縁膜４７を形成する。続いて、熱酸化技術
を用いて厚さ３００［人コのグー１〜酸化膜４３を形成
する。次いで、イオン注入技１イ・ｉを用い、加速電圧
１００［ＫＶ］で基板４１の表面にヒ素をイオン注入し
、第４図（ｂ）に承り如くＮ型半導体層（第１の半導体
層）４６を形成する。ここで不純物としてヒ素を用いた
理由は、ヒ素の急峻なプロファイルによってチャネルの
表面チャネル化を完全に抑えることにある。続いて、加
速電圧６０ ［ＫＶ］でボロンをイオン注入し、ソース
・ドレインよりも不純物濃度の低いＰ型半導体層（第２
の半導体層）４５を形成覆る。その後、加速電圧２５０
［ＫＶ］でリンをイオン注入し、基板４１よりも不純物
濃度の高いＮ 型半導体層（第３の半導体層）４８を形
成覆る。次いで、第４図（Ｃ）に示す如く全面にＰ型番
結晶シリコン膜を被着し、これをパターニングしてゲー
ト電極４４を形成する。次いで、第４図（ｄ）に同図（
ｃｌの矢視Ａ−Ａ断面を示１如く、イオン注入技術を用
いてソース・ドレイン４２ａ、４２ｂを自己整合的に形
成する。これ以降は、周知の技術を用いて層間絶縁膜及
びアルミニウム配線層を形成することによってＭＯＳ
ｌ−ランジスタが完成づることになる。
かくして形成されたＭＯＳトランジスタにおいて、ゲー
ト電圧をＯ［Ｖ］から電源電圧の５［Ｖ］まで変化させ
てもチャネルを埋込み型に保持することができ、前記第
２図のトランジスタに比べて耐圧、ホットキャリアの注
入及びモビリティについても好結果を得ることができ１
〔。つまり、先に説明した実施例と同様な効果が得られ
る。また、本実施例ではＮ 型半導体層４８を設けてい
るので、パンチスルー防止にも効果がある。
ト電圧をＯ［Ｖ］から電源電圧の５［Ｖ］まで変化させ
てもチャネルを埋込み型に保持することができ、前記第
２図のトランジスタに比べて耐圧、ホットキャリアの注
入及びモビリティについても好結果を得ることができ１
〔。つまり、先に説明した実施例と同様な効果が得られ
る。また、本実施例ではＮ 型半導体層４８を設けてい
るので、パンチスルー防止にも効果がある。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前！ｉｃ！第１乃至第３の半導体層の膜
厚や不純物！’１度等の条件は、仕様に応じて適宜定め
ればよい。また、本発明でのｒ Ｍ ＯＳ Ｊｌ！９造
は、ゲート絶縁膜として酸化膜意外の絶縁膜を用いた場
合も含むことは勿論のことである。
ない。例えば、前！ｉｃ！第１乃至第３の半導体層の膜
厚や不純物！’１度等の条件は、仕様に応じて適宜定め
ればよい。また、本発明でのｒ Ｍ ＯＳ Ｊｌ！９造
は、ゲート絶縁膜として酸化膜意外の絶縁膜を用いた場
合も含むことは勿論のことである。
第１図及び第２図はそれぞれ従来例を説明づるためのも
ので第１図は表面チャネル型Ｍ ＯＳ ｌ−ランジスタ
の素子構造を示す断面図、第２図は埋込みチャネル型Ｍ
Ｏ８ｌ−ランジスタの素子Ｗ４造を示ず断面図、第３図
は本発明の一実施例に係わる埋込みチャネル型のＭＯＳ
トランジスタの素子構造を示す断面図、第４図（ａ）〜
（ｄ）は他の実施例を説明するための工程断面図である
。 ３１・・・Ｐ型シリコン基板、３２ａ、３２ｂ・・・Ｎ
型ソース・ドレイン、３３．４３・・・ゲート酸化膜
、３４．４４・・・グー１−１極、３５・・・Ｎ型半導
体層（第２の半導体層）、３６・・・Ｐ型半導体層（第
１の半導体層）、４１・・・Ｎ型シリコン基板、４２ａ
、４２ｂ・・・Ｐ 型ソース・トレイン、４５・・・Ｐ
型半導体層（第２の半導体層）、４６・・・Ｎ型半導体
層（第１の半導体層）、４７・・・素子分離用絶縁膜、
４日・・・Ｎ 型半導体層（第３の半導体層）出願人代
理人 弁理士 鈴江武彦 第１図 第２図 第４図 Ｊ
ので第１図は表面チャネル型Ｍ ＯＳ ｌ−ランジスタ
の素子構造を示す断面図、第２図は埋込みチャネル型Ｍ
Ｏ８ｌ−ランジスタの素子Ｗ４造を示ず断面図、第３図
は本発明の一実施例に係わる埋込みチャネル型のＭＯＳ
トランジスタの素子構造を示す断面図、第４図（ａ）〜
（ｄ）は他の実施例を説明するための工程断面図である
。 ３１・・・Ｐ型シリコン基板、３２ａ、３２ｂ・・・Ｎ
型ソース・ドレイン、３３．４３・・・ゲート酸化膜
、３４．４４・・・グー１−１極、３５・・・Ｎ型半導
体層（第２の半導体層）、３６・・・Ｐ型半導体層（第
１の半導体層）、４１・・・Ｎ型シリコン基板、４２ａ
、４２ｂ・・・Ｐ 型ソース・トレイン、４５・・・Ｐ
型半導体層（第２の半導体層）、４６・・・Ｎ型半導体
層（第１の半導体層）、４７・・・素子分離用絶縁膜、
４日・・・Ｎ 型半導体層（第３の半導体層）出願人代
理人 弁理士 鈴江武彦 第１図 第２図 第４図 Ｊ
Claims (1)
- 【特許請求の範囲】 （１）第１導電型の半導体基板上に第２導電型のソース
・ドレインを持ち、ソース・トレイン間のチャネル形成
領域上にグーｉ・絶縁膜を介してゲート電極を持つＭ
ＯＳ型半導体装置において、前記チャネル形成領域の表
面部に第１導電型の第１半導体層を形成し、かつその下
部に第２導電型の第２半導体層を形成してなることを特
徴とする半導体装置。 〈２）前記第１導電型はＮ型、前記第２導電型はＰ型で
あり、前記第１半導体層は不純物としてヒ素をドーピン
グされたものであることを特徴とする特許請求の範囲第
１項記載の半導体装置。 （３）第１導電型の半導体基板上に第２導電型のソース
・ドレインを持ち、ソース・ドレイン間のチャネル形成
領域上にグー１〜絶縁膜を介してグー１−電極を持つＭ
Ｏ８型半噂休装体において、前記チャネル形成領域の表
面部に第１導電型の第′１半導体層を形成すると共に、
その下部に第２導電型の第２半導体層を形成し、かつこ
の第２半導体層の下部に前記基板より不純物）＠度の高
い第１ｓ電型の第３半導体層を形成してなることを特徴
とする半導体装置。 （４）前記第１導電型はＮ型、前記第２導電型はＰ型で
あり、前記第１半導体層は不純物としてヒ素をドーピン
グされたものであることを特徴とする特許請求の範囲第
３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15870083A JPS6050960A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15870083A JPS6050960A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050960A true JPS6050960A (ja) | 1985-03-22 |
Family
ID=15677444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15870083A Pending JPS6050960A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050960A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| JPS62241378A (ja) * | 1986-04-14 | 1987-10-22 | Hitachi Ltd | 半導体装置 |
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| JPS63173368A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | Ｍｏｓトランジスタ |
| JPS63224256A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | Ｍｏｓトランジスタ |
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| US5929486A (en) * | 1996-10-25 | 1999-07-27 | Ricoh Company, Ltd. | CMOS device having a reduced short channel effect |
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| US6784492B1 (en) * | 1991-03-18 | 2004-08-31 | Canon Kabushiki Kaisha | Semiconductor device including a gate-insulated transistor |
| WO2006041798A1 (en) * | 2004-10-04 | 2006-04-20 | Northrop Grumman Corporation | Low noise field effect transistor |
-
1983
- 1983-08-30 JP JP15870083A patent/JPS6050960A/ja active Pending
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| EP1225622A3 (en) * | 2001-01-18 | 2003-11-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US6930361B2 (en) | 2001-01-18 | 2005-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
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