JPH065745B2 - 半導体装置 - Google Patents
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- JPH065745B2 JPH065745B2 JP61178889A JP17888986A JPH065745B2 JP H065745 B2 JPH065745 B2 JP H065745B2 JP 61178889 A JP61178889 A JP 61178889A JP 17888986 A JP17888986 A JP 17888986A JP H065745 B2 JPH065745 B2 JP H065745B2
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上の形成したＭＯＳＦＥＴに係り、特に
高速動作可能で信頼性の高い半導体装置に関する。
高速動作可能で信頼性の高い半導体装置に関する。
ＭＯＳＦＥＴに関する従来技術として、例えば特開昭６
０−５０９６０号公報に開示された技術がある。第６図
は、この種従来技術に基づく表面チヤネル型ＭＯＳＦＥ
Ｔの構造とエネルギーバンドを示すものであり、以下こ
の図により従来技術について説明する。第６図におい
て、１はｐ型半導体基板、２は絶縁層、３はゲート、４
はソース、５はドレインである。
０−５０９６０号公報に開示された技術がある。第６図
は、この種従来技術に基づく表面チヤネル型ＭＯＳＦＥ
Ｔの構造とエネルギーバンドを示すものであり、以下こ
の図により従来技術について説明する。第６図におい
て、１はｐ型半導体基板、２は絶縁層、３はゲート、４
はソース、５はドレインである。
第６図（ａ）に示す従来技術によるＭＯＳＦＥＴは、ｐ
型半導体基板１の上層部にｎ＋型半導体によるソース４
及びドレイン５が設けられ、前記半導体基板の表面の前
記ソース４とドレイン５の間に絶縁層２を介してゲート
３が設けられて構成される。このＦＥＴにおいて順方向
ゲート電圧として、しきい値電圧Ｖｔｈに等しいＶＧＳ
を印加した場合第６図（ａ）のＣ−Ｃ′断面におけるエ
ネルギーバンドは、第６図（ｂ）に示すようになる。す
なわち伝導体の底を示すエネルギーレベルＥｃ、イント
リンシックのフエルミレベルＥｉ、価電子帯の頂点のエ
ネルギーレベルＥＶがゲート電圧ＶＧＳにより、ゲート
３の下の絶縁層２の近傍で大きく曲げられ、これによ
り、半導体基板１の表面、絶縁層２の直下にチヤネルが
形成される。このため、図示ＭＯＳＦＥＴがＯＮとされ
た場合のドレイン電流は、半導体基板１の表面から数十
オングストロームの深さの範囲に集中して分布すること
になる。
型半導体基板１の上層部にｎ＋型半導体によるソース４
及びドレイン５が設けられ、前記半導体基板の表面の前
記ソース４とドレイン５の間に絶縁層２を介してゲート
３が設けられて構成される。このＦＥＴにおいて順方向
ゲート電圧として、しきい値電圧Ｖｔｈに等しいＶＧＳ
を印加した場合第６図（ａ）のＣ−Ｃ′断面におけるエ
ネルギーバンドは、第６図（ｂ）に示すようになる。す
なわち伝導体の底を示すエネルギーレベルＥｃ、イント
リンシックのフエルミレベルＥｉ、価電子帯の頂点のエ
ネルギーレベルＥＶがゲート電圧ＶＧＳにより、ゲート
３の下の絶縁層２の近傍で大きく曲げられ、これによ
り、半導体基板１の表面、絶縁層２の直下にチヤネルが
形成される。このため、図示ＭＯＳＦＥＴがＯＮとされ
た場合のドレイン電流は、半導体基板１の表面から数十
オングストロームの深さの範囲に集中して分布すること
になる。
前述の従来技術によるＭＯＳＦＥＴは、第６図（ｂ）に
示すエネルギーバンドの曲がり方からわかるように、ド
レイン電流の方向と垂直（縦方向）に大きな電界が存在
し、この電界は半導体基板１の表面において最大とな
る。このため、この従来技術によるＭＯＳＦＥＴは、ド
レイン電流を流す電子すなわちキヤリヤの移動が表面散
乱の効果により阻害され、大きなドレイン電流を得るこ
とが困難であるという問題点を有する。
示すエネルギーバンドの曲がり方からわかるように、ド
レイン電流の方向と垂直（縦方向）に大きな電界が存在
し、この電界は半導体基板１の表面において最大とな
る。このため、この従来技術によるＭＯＳＦＥＴは、ド
レイン電流を流す電子すなわちキヤリヤの移動が表面散
乱の効果により阻害され、大きなドレイン電流を得るこ
とが困難であるという問題点を有する。
また、この従来技術によるＭＯＳＦＥＴは、ゲートの微
細化を進めていつた場合、ゲート下のドレイン端に集中
する電界のピーク値が大きくなり、この電界により、キ
ヤリアがシリコンによる半導体基板１とその酸化膜間の
エネルギー障壁を越えるのに充分なエネルギーを獲得
し、ホツトキヤリアとなり、これがSiO2による絶縁層２
内に侵入し、ＭＯＳＦＥＴの特性を変化させてしまうと
いう問題点を有する。
細化を進めていつた場合、ゲート下のドレイン端に集中
する電界のピーク値が大きくなり、この電界により、キ
ヤリアがシリコンによる半導体基板１とその酸化膜間の
エネルギー障壁を越えるのに充分なエネルギーを獲得
し、ホツトキヤリアとなり、これがSiO2による絶縁層２
内に侵入し、ＭＯＳＦＥＴの特性を変化させてしまうと
いう問題点を有する。
さらに、前記従来技術によるＭＯＳＦＥＴは、ゲートを
微細化した場合に、ソース・ドレイン間の耐圧が低下す
るという問題点を有する。この問題点は、基板の不純物
濃度を上げることにより、ある程度の解決を図ることが
できるが、この場合には、ドレイン・基板間の不純物の
濃度差が拡大し、電界が大きくなるため、アバランシエ
耐圧、ホツトキヤリア耐量が低下するという問題点を生
じ、さらに、ソース・基板間、ドレイン・基板間の容量
も増大し、ＭＯＳＦＥＴの動作速度を低下させるという
問題点を生じる。
微細化した場合に、ソース・ドレイン間の耐圧が低下す
るという問題点を有する。この問題点は、基板の不純物
濃度を上げることにより、ある程度の解決を図ることが
できるが、この場合には、ドレイン・基板間の不純物の
濃度差が拡大し、電界が大きくなるため、アバランシエ
耐圧、ホツトキヤリア耐量が低下するという問題点を生
じ、さらに、ソース・基板間、ドレイン・基板間の容量
も増大し、ＭＯＳＦＥＴの動作速度を低下させるという
問題点を生じる。
本発明の目的は、前記従来技術の問題点を解決し、ドレ
イン電流の通路を半導体基板の深さ方向に拡げることに
より、ホットキヤリア耐量が大きく、キヤリア移動度の
低下の少ないＭＯＳＦＥＴを提供することにあり、同時
に、ゲートを微細化しても、ソース・ドレイン間の耐圧
が低下しないＭＯＳＦＥＴを提供することにある。
イン電流の通路を半導体基板の深さ方向に拡げることに
より、ホットキヤリア耐量が大きく、キヤリア移動度の
低下の少ないＭＯＳＦＥＴを提供することにあり、同時
に、ゲートを微細化しても、ソース・ドレイン間の耐圧
が低下しないＭＯＳＦＥＴを提供することにある。
本発明によれば、前記目的は、第２導電型半導体層によ
るソースおよびドレイン、該ソース及びドレイン間のゲ
ートの下に、ソースおよびドレインより深い、すなわ
ち、その底部がソースおよびドレインより深くなるよう
に第１導電型半導体による不純物層を配置し、さらに、
これらソース、ドレインおよび第１導電型半導体による
不純物層の下層に、ソースおよびドレインを構成する第
２導電型半導体よりも低不純物濃度の第２導電型半導体
層を設けることにより達成される。
るソースおよびドレイン、該ソース及びドレイン間のゲ
ートの下に、ソースおよびドレインより深い、すなわ
ち、その底部がソースおよびドレインより深くなるよう
に第１導電型半導体による不純物層を配置し、さらに、
これらソース、ドレインおよび第１導電型半導体による
不純物層の下層に、ソースおよびドレインを構成する第
２導電型半導体よりも低不純物濃度の第２導電型半導体
層を設けることにより達成される。
前記第１導電型半導体による不純物層の下部および低不
純物濃度の第２導電型半導体層は、ＭＯＳＦＥＴがオフ
状態にされたとき、これらの全域が空乏化して、ドレイ
ン電流を遮断し、ＭＯＳＦＥＴがオン状態とされたと
き、低不純物濃度の第２導電型半導体層の一部が前記第
１導電型半導体による不純物層の下部で中性領域として
残る。このため、ソース・ドレイン間におけるキヤリア
の移動は、この中性領域を通じて行われることになり、
半導体基板表面へのドレイン電流の集中がなくなり、キ
ヤリヤの移動度の低下や、ホツトキヤリアのゲート絶縁
層への侵入を防止することができる。
純物濃度の第２導電型半導体層は、ＭＯＳＦＥＴがオフ
状態にされたとき、これらの全域が空乏化して、ドレイ
ン電流を遮断し、ＭＯＳＦＥＴがオン状態とされたと
き、低不純物濃度の第２導電型半導体層の一部が前記第
１導電型半導体による不純物層の下部で中性領域として
残る。このため、ソース・ドレイン間におけるキヤリア
の移動は、この中性領域を通じて行われることになり、
半導体基板表面へのドレイン電流の集中がなくなり、キ
ヤリヤの移動度の低下や、ホツトキヤリアのゲート絶縁
層への侵入を防止することができる。
また、ソースおよびドレイン間のゲートの下に設けられ
た第１導電型半導体による不純物層は、従来のＭＯＳＦ
ＥＴのように表面に反転層が形成されなくてもよいた
め、不純物濃度を高くすることができ、ソース・ドレイ
ン間の耐圧を大きくすることができる。さらに、ソース
およびドレインに比較して低不純物濃度の第２導電型半
導体層がソースおよびドレインと基板の間に介在するた
め、ソース・基板間、ドレイン・基板間の容量を減らす
ことができ、ＭＯＳＦＥＴの動作速度が向上する。
た第１導電型半導体による不純物層は、従来のＭＯＳＦ
ＥＴのように表面に反転層が形成されなくてもよいた
め、不純物濃度を高くすることができ、ソース・ドレイ
ン間の耐圧を大きくすることができる。さらに、ソース
およびドレインに比較して低不純物濃度の第２導電型半
導体層がソースおよびドレインと基板の間に介在するた
め、ソース・基板間、ドレイン・基板間の容量を減らす
ことができ、ＭＯＳＦＥＴの動作速度が向上する。
また、ゲート下の第１導電型半導体による不純物層が、
ソース、ドレインより深く形成されているため、ソー
ス、ドレイン内の不純物が、ゲート直下の低不純物濃度
の第２導電型半導体層に侵入することがなく、ソース、
ドレイン間のゲート長が短くなった場合にも、確実にオ
フ動作を行うことができる。
ソース、ドレインより深く形成されているため、ソー
ス、ドレイン内の不純物が、ゲート直下の低不純物濃度
の第２導電型半導体層に侵入することがなく、ソース、
ドレイン間のゲート長が短くなった場合にも、確実にオ
フ動作を行うことができる。
以下、本発明による半導体装置の一実施例を図面につい
て詳細に説明する。
て詳細に説明する。
第１図は本発明の一実施例の半導体装置であるＭＯＳＦ
ＥＴの構造図、第２図および第３図は本発明によるＭＯ
ＳＦＥＴの動作を説明する図、第４図は製造工程を説明
する図、第５図は本発明の他の実施例を示すＭＯＳＦＥ
Ｔの構造図である。図において、１はｐ型半導体基板、
２は絶縁層、３はゲート、４はソース、５はドレイン、
６はｐ型不純物層、７はｎ型不純物層、８はＬＯＣＯＳ
膜層、９は電極、１０は層間絶縁膜、１１はパツシベー
シヨン膜、１２はＳＯＩ基板である。
ＥＴの構造図、第２図および第３図は本発明によるＭＯ
ＳＦＥＴの動作を説明する図、第４図は製造工程を説明
する図、第５図は本発明の他の実施例を示すＭＯＳＦＥ
Ｔの構造図である。図において、１はｐ型半導体基板、
２は絶縁層、３はゲート、４はソース、５はドレイン、
６はｐ型不純物層、７はｎ型不純物層、８はＬＯＣＯＳ
膜層、９は電極、１０は層間絶縁膜、１１はパツシベー
シヨン膜、１２はＳＯＩ基板である。
本発明によるＭＯＳＦＥＴは、第１図に示すように、ｎ
型不純物層によるソース４およびドレイン５、該ソーセ
４およびドレイン５の間の絶縁層２を介したゲート３の
下にｐ型不純物層６を、ソース４およびドレイン５より
厚く、すなわち、その底部がソースおよびドレインより
深くなるように配置し、さらに、これらソース４，ドレ
イン５およびｐ型不純物層６とｐ型半導体基板１との間
に、ソース４およびドレイン５を構成するｎ型不純物層
より低不純物濃度のｎ型半導体層７を設けて構成され
る。
型不純物層によるソース４およびドレイン５、該ソーセ
４およびドレイン５の間の絶縁層２を介したゲート３の
下にｐ型不純物層６を、ソース４およびドレイン５より
厚く、すなわち、その底部がソースおよびドレインより
深くなるように配置し、さらに、これらソース４，ドレ
イン５およびｐ型不純物層６とｐ型半導体基板１との間
に、ソース４およびドレイン５を構成するｎ型不純物層
より低不純物濃度のｎ型半導体層７を設けて構成され
る。
第２図は、本発明によるＭＯＳＦＥＴの動作を説明する
もので、（ａ）はＭＯＳＦＥＴがオフの場合、（ｂ）は
ＭＯＳＦＥＴがオンの場合を示しており、斜線で示す部
分は、ｎ型中性領域となつて電流の通路として寄与する
部分、矢印は電界の方向を示すとともに空乏層となる部
分を示す。
もので、（ａ）はＭＯＳＦＥＴがオフの場合、（ｂ）は
ＭＯＳＦＥＴがオンの場合を示しており、斜線で示す部
分は、ｎ型中性領域となつて電流の通路として寄与する
部分、矢印は電界の方向を示すとともに空乏層となる部
分を示す。
本発明によるＭＯＳＦＥＴがオフの状態の場合第２図
（ａ）に示すように、ｐ型不純物層６とｎ型不純物層７
との間のpn接合から伸びる空乏層と、ｎ型不純物層７と
ｐ型半導体基板１との間のｐｎ接合から伸びる空乏層と
が生じ、これにより、ｎ型不純物層７は、ゲート３の下
層全域が空乏化される。このため、ソース４とドレイン
５との間はこの空乏層によつて遮断され、従つてドレイ
ン電流は流れない。
（ａ）に示すように、ｐ型不純物層６とｎ型不純物層７
との間のpn接合から伸びる空乏層と、ｎ型不純物層７と
ｐ型半導体基板１との間のｐｎ接合から伸びる空乏層と
が生じ、これにより、ｎ型不純物層７は、ゲート３の下
層全域が空乏化される。このため、ソース４とドレイン
５との間はこの空乏層によつて遮断され、従つてドレイ
ン電流は流れない。
また、ｐ型不純物層６は、ソース４、ドレイン５より深
く形成されているため、ソース４、ドレイン５内のｎ型
の不純物が、ゲート３直下の低不純物濃度の第２導電型
半導体層７に侵入することがなく、ソース４、ドレイン
５間のゲート長が短くなった場合にも、確実にオフ動作
を行わせることができる。
く形成されているため、ソース４、ドレイン５内のｎ型
の不純物が、ゲート３直下の低不純物濃度の第２導電型
半導体層７に侵入することがなく、ソース４、ドレイン
５間のゲート長が短くなった場合にも、確実にオフ動作
を行わせることができる。
本発明によるＭＯＳＦＥＴがオン状態の場合、第２図
（ｂ）に示すように、ｎ型不純物層７は、ゲート３の下
層位置で中性領域を生じる。この理由は、ゲート３に正
の電圧が印加されることにより、ｐ型不純物層６内の電
荷のうちｎ型不純物層７内の電荷と結合していた電荷の
一部がゲート電極内の電荷と結合し、ｐ型不純物層６と
ｎ型不純物層７との間のpn接合から伸びる空乏層のｎ型
不純物層７の側の空乏層の幅が減少するためである。従
つて、ｐ型不純物層６、ｎ型不純物層７およびｐ型半導
体基板１の不純物濃度や厚さを適正に設定すれば、所望
のゲート電圧において、ｎ型不純物層７の中にｎ型の中
性層を形成することができ、この中性層によるドレイン
電流通路を開くことができる。
（ｂ）に示すように、ｎ型不純物層７は、ゲート３の下
層位置で中性領域を生じる。この理由は、ゲート３に正
の電圧が印加されることにより、ｐ型不純物層６内の電
荷のうちｎ型不純物層７内の電荷と結合していた電荷の
一部がゲート電極内の電荷と結合し、ｐ型不純物層６と
ｎ型不純物層７との間のpn接合から伸びる空乏層のｎ型
不純物層７の側の空乏層の幅が減少するためである。従
つて、ｐ型不純物層６、ｎ型不純物層７およびｐ型半導
体基板１の不純物濃度や厚さを適正に設定すれば、所望
のゲート電圧において、ｎ型不純物層７の中にｎ型の中
性層を形成することができ、この中性層によるドレイン
電流通路を開くことができる。
第３図は前述の本発明によるＭＯＳＦＥＴの動作をエネ
ルギーバンドにより説明するもので、第３図（ａ），
（ｂ）は、夫々ＭＯＳＦＥＴがオフおよびオンの場合の
ｎ型の中性層を斜線で示しており、第２図の（ａ），
（ｂ）と同様である。第３図（ｃ），（ｄ）は、夫々第
３図（ａ），（ｂ）におけるＡ−A′およびＢ−B′断面
に沿つたエネルギーバンドを示す。
ルギーバンドにより説明するもので、第３図（ａ），
（ｂ）は、夫々ＭＯＳＦＥＴがオフおよびオンの場合の
ｎ型の中性層を斜線で示しており、第２図の（ａ），
（ｂ）と同様である。第３図（ｃ），（ｄ）は、夫々第
３図（ａ），（ｂ）におけるＡ−A′およびＢ−B′断面
に沿つたエネルギーバンドを示す。
第３図（ｄ）に示すように、ｎ型不純物層７内に形式さ
れる中性層による電流通路部分においては、エネルギー
バンドが平坦になつており、この部分の縦方向すなわち
電流の流れに垂直方向の電界は、弱くなつている。従つ
て、この中性層内でのキヤリア移動速度の低下は少な
く、大きなドレイン電流を流すことが可能となる。
れる中性層による電流通路部分においては、エネルギー
バンドが平坦になつており、この部分の縦方向すなわち
電流の流れに垂直方向の電界は、弱くなつている。従つ
て、この中性層内でのキヤリア移動速度の低下は少な
く、大きなドレイン電流を流すことが可能となる。
第４図は本発明によるＭＯＳＦＥＴの製造プロセスの一
例を示すもので、以下、順にその概要を説明する。
例を示すもので、以下、順にその概要を説明する。
(1) 比抵抗２Ωcmのｐ型半導体基板１を用意する。
(2) ６０００ÅのＬＯＣＯＳ（選択酸化）膜層８と３
００Åのゲート酸化膜２を形成した後、加速電圧１８０
kv、打込み量２×１０12cm-2でリンをイオン打込みし
て、ｎ型不純物層７を形成する。
００Åのゲート酸化膜２を形成した後、加速電圧１８０
kv、打込み量２×１０12cm-2でリンをイオン打込みし
て、ｎ型不純物層７を形成する。
(3) 加速電圧５０kv、打込み量３×１０12cm-2でＢＦ
２をイオン込みすることにより、ｐ型不純物層６を形成
する。
２をイオン込みすることにより、ｐ型不純物層６を形成
する。
(4) 多結晶シリコンを５０００Åデポジシヨンし、こ
れにリン処理を行つて低抵抗した後、ホトリソグラフイ
技術により、所期の形状に加工してゲート３を形成す
る。
れにリン処理を行つて低抵抗した後、ホトリソグラフイ
技術により、所期の形状に加工してゲート３を形成す
る。
(5) ゲートを利用したセルフアライン方式により、加
速電圧７０kv、打込み量５×１０15cm-2でヒ素をイオン
打込みしてソース４およびドレイン５を形成する。
速電圧７０kv、打込み量５×１０15cm-2でヒ素をイオン
打込みしてソース４およびドレイン５を形成する。
(6) ホトリソグラフイ技術により、コンタクトホール
を形成し、層間絶縁膜１０をデポジシヨンする。その
後、配線材料のアルミニウムを8000Åデポジシヨンし、
ホトリソグラフイ技術により配線形状に加工し電極９を
形成する。最後に、パツシベーシヨン膜１１をデポジシ
ヨンする。
を形成し、層間絶縁膜１０をデポジシヨンする。その
後、配線材料のアルミニウムを8000Åデポジシヨンし、
ホトリソグラフイ技術により配線形状に加工し電極９を
形成する。最後に、パツシベーシヨン膜１１をデポジシ
ヨンする。
以上の工程により、第１図〜第３図により説明した本発
明によるＭＯＳＦＥＴを製造することができる。
明によるＭＯＳＦＥＴを製造することができる。
前述した本発明の一実施例による半導体装置のＭＯＳＦ
ＥＴは、ソース４とドレイン５との間にあるｐ型不純物
層６の不純物濃度を高くすることができ、ソース・ドレ
イン間のパンツスルー耐圧を向上することができるので
ゲート長の短縮が可能である。また、ソース・ドレイン
およびソースとドレインの間に設けたｐ型不純物層６
と、ｐ型半導体基板の間に比較的低濃度のｎ型不純物層
を設けているので、ｐ型半導体板とこのｎ型不純物層と
の間のpn接合では、空乏層が大きく広がり、ソース・基
板間、ドレイン・基板間の容量が減少し、本発明による
ＭＯＳＦＥＴは、その動作速度が向上したものとなる。
ＥＴは、ソース４とドレイン５との間にあるｐ型不純物
層６の不純物濃度を高くすることができ、ソース・ドレ
イン間のパンツスルー耐圧を向上することができるので
ゲート長の短縮が可能である。また、ソース・ドレイン
およびソースとドレインの間に設けたｐ型不純物層６
と、ｐ型半導体基板の間に比較的低濃度のｎ型不純物層
を設けているので、ｐ型半導体板とこのｎ型不純物層と
の間のpn接合では、空乏層が大きく広がり、ソース・基
板間、ドレイン・基板間の容量が減少し、本発明による
ＭＯＳＦＥＴは、その動作速度が向上したものとなる。
さらに、本発明の一実施例によるＭＯＳＦＥＴは、ソー
ス４とドレイン５との間に設けられるｐ型不純物層６
が、ソース４、ドレイン５より深く形成されているた
め、ソース４、ドレイン５内のｎ型の不純物が、ゲート
３直下の低不純物濃度の第２導電型半導体層７に侵入す
ることがなく、ソース４、ドレイン５間のゲート長が短
くなった場合にも、ゲート直下に確実に空乏層を形成
し、確実にオフ動作を行うことができる。
ス４とドレイン５との間に設けられるｐ型不純物層６
が、ソース４、ドレイン５より深く形成されているた
め、ソース４、ドレイン５内のｎ型の不純物が、ゲート
３直下の低不純物濃度の第２導電型半導体層７に侵入す
ることがなく、ソース４、ドレイン５間のゲート長が短
くなった場合にも、ゲート直下に確実に空乏層を形成
し、確実にオフ動作を行うことができる。
第５図は本発明の他の実施例によるＭＯＳＦＥＴの構造
を示すものであり、図示のＭＯＳＦＥＴは、サフアイア
等の絶縁基板上に単結晶シリコン膜を配置した、いわゆ
るＳＯＩ（Silcon On Insulator）構造の基板１２の上
に、第１図と同じ構造のＭＯＳＦＥＴを配置したもので
ある。このＳＯＩ基板１２として、シリコンの上にシリ
コンの酸化膜を形成したものを用いてもよい。
を示すものであり、図示のＭＯＳＦＥＴは、サフアイア
等の絶縁基板上に単結晶シリコン膜を配置した、いわゆ
るＳＯＩ（Silcon On Insulator）構造の基板１２の上
に、第１図と同じ構造のＭＯＳＦＥＴを配置したもので
ある。このＳＯＩ基板１２として、シリコンの上にシリ
コンの酸化膜を形成したものを用いてもよい。
前述した本発明の実施例は、ｎチヤネルＭＯＳＦＥＴに
ついての実施例であつたが、不純物の導電型を変更する
ことにより、Ｐチヤネル型ＭＯＳＦＥＴにも本発明を適
用することができる。
ついての実施例であつたが、不純物の導電型を変更する
ことにより、Ｐチヤネル型ＭＯＳＦＥＴにも本発明を適
用することができる。
以上説明したように、本発明によるＭＯＳＦＥＴは、半
導体基板内部を電流が流れるため、発生したホツトキヤ
リアがゲートあるいはゲート周辺の絶縁層に侵入する確
率が減少し、長時間の使用に対しても特性の劣化が少な
いという効果を有する。また、半導体基板の内部は、半
導体基板表面と異なり、縦方向の電界が小さく、ゲート
絶縁膜との間の散乱も少ないので、キヤリアの移動速度
の低下も少ない。従つて、本発明によるＭＯＳＦＥＴ
は、大きなドレイン電流を流すことができ、また、ゲー
ト長を微細化しても、確実にオフ動作を行うことがで
き、ソース・ドレイン間の耐圧を維持することができる
上、ソース・ドレインに寄生する容量を減少できるた
め、動作速度が速いという効果を有する。
導体基板内部を電流が流れるため、発生したホツトキヤ
リアがゲートあるいはゲート周辺の絶縁層に侵入する確
率が減少し、長時間の使用に対しても特性の劣化が少な
いという効果を有する。また、半導体基板の内部は、半
導体基板表面と異なり、縦方向の電界が小さく、ゲート
絶縁膜との間の散乱も少ないので、キヤリアの移動速度
の低下も少ない。従つて、本発明によるＭＯＳＦＥＴ
は、大きなドレイン電流を流すことができ、また、ゲー
ト長を微細化しても、確実にオフ動作を行うことがで
き、ソース・ドレイン間の耐圧を維持することができる
上、ソース・ドレインに寄生する容量を減少できるた
め、動作速度が速いという効果を有する。
第１図は本発明になるＭＯＳＦＥＴの一実施例の構造
図、第２図(a)，(b)および第３図(a)〜(d)はその動作を
説明する図、第４図(1)〜(6)は製造工程を説明する図、
第５図は本発明の他の実施例になるＭＯＳＦＥＴの構造
図、第６図(a)は従来のＭＯＳＦＥＴの構造、(b)は(a)
のＣ−C′切断線に沿う部分におけるエネルギーバンド
を示す図である。 １……Ｐ型半導体基板、２……絶縁層、３……ゲート、
４……ソース、５……ドレイン、６……ｐ型不純物層、
７……ｎ型不純物層、８……ＬＯＣＯＳ膜層、９……電
極、１０……層間絶縁膜、１１……パツシベーシヨン
膜、１２……ＳＯＩ基板。
図、第２図(a)，(b)および第３図(a)〜(d)はその動作を
説明する図、第４図(1)〜(6)は製造工程を説明する図、
第５図は本発明の他の実施例になるＭＯＳＦＥＴの構造
図、第６図(a)は従来のＭＯＳＦＥＴの構造、(b)は(a)
のＣ−C′切断線に沿う部分におけるエネルギーバンド
を示す図である。 １……Ｐ型半導体基板、２……絶縁層、３……ゲート、
４……ソース、５……ドレイン、６……ｐ型不純物層、
７……ｎ型不純物層、８……ＬＯＣＯＳ膜層、９……電
極、１０……層間絶縁膜、１１……パツシベーシヨン
膜、１２……ＳＯＩ基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 正隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 長野 隆洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (2)
- 【請求項１】第１導電型の半導体基板または絶縁体と、
該半導体基板または絶縁体上に設けた第２導電型不純物
層によるソースと、該半導体基板または絶縁体上に設け
た第２導電型不純物層によるドレインと、該ソースとド
レイン間に該ソースとドレインより深く形成した第１導
電型の不純物層と、前記第１導電型の不純物層上に絶縁
膜を介して設けたゲートと、前記ソース、ドレインおよ
び第１導電型の不純物層と前記第１導電型の半導体基板
または絶縁体との間に設けた前記ソースおよびドレイン
よりも低不純物濃度の第２導電型の不純物層とを備える
ことを特徴とする半導体装置。 - 【請求項２】前記第１導電型半導体基板は、絶縁体基板
上に半導体単結晶薄膜を形成した構造の基板であること
を特徴とする前記特許請求の範囲第１項記載の半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178889A JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
| US07/078,987 US4916500A (en) | 1986-07-31 | 1987-07-29 | MOS field effect transistor device with buried channel |
| DE87111043T DE3787691T2 (de) | 1986-07-31 | 1987-07-30 | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung. |
| EP87111043A EP0255133B1 (en) | 1986-07-31 | 1987-07-30 | Mos field-effect transistor and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178889A JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336571A JPS6336571A (ja) | 1988-02-17 |
| JPH065745B2 true JPH065745B2 (ja) | 1994-01-19 |
Family
ID=16056469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178889A Expired - Lifetime JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4916500A (ja) |
| EP (1) | EP0255133B1 (ja) |
| JP (1) | JPH065745B2 (ja) |
| DE (1) | DE3787691T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109906B2 (ja) * | 1988-03-03 | 1995-11-22 | 松下電器産業株式会社 | 超伝導トランジスタ回路 |
| FR2662303A1 (fr) * | 1990-05-17 | 1991-11-22 | Hello Sa | Transistor mos a tension de seuil elevee. |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| US6163053A (en) * | 1996-11-06 | 2000-12-19 | Ricoh Company, Ltd. | Semiconductor device having opposite-polarity region under channel |
| JPH10335595A (ja) * | 1997-03-31 | 1998-12-18 | Sharp Corp | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
| TWI288472B (en) | 2001-01-18 | 2007-10-11 | Toshiba Corp | Semiconductor device and method of fabricating the same |
| US7326977B2 (en) * | 2004-10-04 | 2008-02-05 | Northrop Grumman Corporation | Low noise field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1559611A (ja) * | 1967-06-30 | 1969-03-14 | ||
| US4000504A (en) * | 1975-05-12 | 1976-12-28 | Hewlett-Packard Company | Deep channel MOS transistor |
| US4302764A (en) * | 1976-12-30 | 1981-11-24 | International Business Machines Corporation | Nondestructive read-out dynamic memory cell |
| US4393578A (en) * | 1980-01-02 | 1983-07-19 | General Electric Company | Method of making silicon-on-sapphire FET |
| CA1155969A (en) * | 1980-09-26 | 1983-10-25 | Clement A.T. Salama | Field effect transistor device and method of production thereof |
| DE3138747A1 (de) * | 1981-09-29 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Selbstsperrender feldeffekt-transistor des verarmungstyps |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| JPS60251669A (ja) * | 1984-05-28 | 1985-12-12 | Toshiba Corp | 半導体装置 |
| JP3151299B2 (ja) * | 1992-07-31 | 2001-04-03 | 日本たばこ産業株式会社 | 自動喫煙機の灰排除装置 |
-
1986
- 1986-07-31 JP JP61178889A patent/JPH065745B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-29 US US07/078,987 patent/US4916500A/en not_active Expired - Fee Related
- 1987-07-30 EP EP87111043A patent/EP0255133B1/en not_active Expired - Lifetime
- 1987-07-30 DE DE87111043T patent/DE3787691T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3787691T2 (de) | 1994-04-28 |
| DE3787691D1 (de) | 1993-11-11 |
| EP0255133A3 (en) | 1988-12-07 |
| EP0255133A2 (en) | 1988-02-03 |
| JPS6336571A (ja) | 1988-02-17 |
| US4916500A (en) | 1990-04-10 |
| EP0255133B1 (en) | 1993-10-06 |
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