JPH05235335A - 半導体装置 - Google Patents
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- JPH05235335A JPH05235335A JP3120392A JP3120392A JPH05235335A JP H05235335 A JPH05235335 A JP H05235335A JP 3120392 A JP3120392 A JP 3120392A JP 3120392 A JP3120392 A JP 3120392A JP H05235335 A JPH05235335 A JP H05235335A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】微細絶縁ゲート電界効果トランジスタのしきい
値電圧をゲート電極材料の仕事関数を最適値にすること
で制御し、絶縁ゲート電界効果トランジスタの微細化に
伴うシリコン基板中の不純物濃度増加を不必要にする。
かくして微細絶縁ゲート電界効果トランジスタの高速度
化,信頼性向上を図る。 【構成】ゲート電極12を多結晶構造のシリコン・ゲル
マニウム合金、或いは金属薄膜/シリコン・ゲルマニウ
ム合金の2層構造の金属材料とする。
値電圧をゲート電極材料の仕事関数を最適値にすること
で制御し、絶縁ゲート電界効果トランジスタの微細化に
伴うシリコン基板中の不純物濃度増加を不必要にする。
かくして微細絶縁ゲート電界効果トランジスタの高速度
化,信頼性向上を図る。 【構成】ゲート電極12を多結晶構造のシリコン・ゲル
マニウム合金、或いは金属薄膜/シリコン・ゲルマニウ
ム合金の2層構造の金属材料とする。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート電界効果トランジスタのゲート電極の構造に
関する。
絶縁ゲート電界効果トランジスタのゲート電極の構造に
関する。
【0002】
【従来の技術】現在半導体集積回路に使用されている半
導体素子の一つである絶縁ゲート電界効果トランジスタ
(以後MOSFETと呼ぶ)のゲート電極には、n型不
純物を含有した多結晶シリコン膜が広く用いられてい
る。更にゲート電極の電気抵抗を下げるために、上記多
結晶シリコン膜上にタングステンシリサイド,モリブデ
ンシリサイド等の高融点金属シリサイド膜を被覆した構
造のゲート電極も広く採用されてきている。
導体素子の一つである絶縁ゲート電界効果トランジスタ
(以後MOSFETと呼ぶ)のゲート電極には、n型不
純物を含有した多結晶シリコン膜が広く用いられてい
る。更にゲート電極の電気抵抗を下げるために、上記多
結晶シリコン膜上にタングステンシリサイド,モリブデ
ンシリサイド等の高融点金属シリサイド膜を被覆した構
造のゲート電極も広く採用されてきている。
【0003】これ等のゲート電極材料の選択には、MO
SFETの製造の容易さ及び信頼性向上が重要な要素と
なっている。しかし今後半導体装置の高集積化,高速度
化が更に進むと、ゲート電極材料とシリコン半導体基板
材料間の仕事関数差制御が重要となってくる。これは後
述するようにMOSFETのしきい値電圧(VTH)制御
にこの仕事関数差が深く関係するからである。
SFETの製造の容易さ及び信頼性向上が重要な要素と
なっている。しかし今後半導体装置の高集積化,高速度
化が更に進むと、ゲート電極材料とシリコン半導体基板
材料間の仕事関数差制御が重要となってくる。これは後
述するようにMOSFETのしきい値電圧(VTH)制御
にこの仕事関数差が深く関係するからである。
【0004】この仕事関数差制御の観点より、ゲート電
極材料として高融点金属であるタングステンの使用の有
効性がNナオキ(Naoki)等によりIEDMテクニ
カルダイジェスト(Technical Diges
t)242頁(1988年)に報告されている。
極材料として高融点金属であるタングステンの使用の有
効性がNナオキ(Naoki)等によりIEDMテクニ
カルダイジェスト(Technical Diges
t)242頁(1988年)に報告されている。
【0005】
【発明が解決しようとする課題】MOSFETのしきい
値電圧VTHは次の(1)式で与えられる。即ち、
値電圧VTHは次の(1)式で与えられる。即ち、
【0006】
【0007】但しVFB=φMS−QSS/CO である。
【0008】ここでVFBはフラットバンド電圧、φFiは
シリコン半導体のバンド構造に於けるミッドギャップ準
位とフェルミ準位の電位差、KS 及びNはシリコン半導
体の比誘電率及び含有不純物量、CO はゲート絶縁膜の
単位面積当りの容量、εO ,qはそれぞれ真空の誘電
率,電荷素量、QSSはゲート絶縁膜中の単位面積当りの
実効表面電荷量、φMSはゲート電極材料とシリコン半導
体との仕事関数差である。(1)式に於いて正負符号は
それぞれnチャネル,pチャネルMOSFETの場合に
相当する。
シリコン半導体のバンド構造に於けるミッドギャップ準
位とフェルミ準位の電位差、KS 及びNはシリコン半導
体の比誘電率及び含有不純物量、CO はゲート絶縁膜の
単位面積当りの容量、εO ,qはそれぞれ真空の誘電
率,電荷素量、QSSはゲート絶縁膜中の単位面積当りの
実効表面電荷量、φMSはゲート電極材料とシリコン半導
体との仕事関数差である。(1)式に於いて正負符号は
それぞれnチャネル,pチャネルMOSFETの場合に
相当する。
【0009】図6に示すMOS(Metal Oxid
e Semiconductor)構造のバンド構造で
わかるように、φMSは(EF −EFG)で表わすことがで
きる。ゲート電極材料がn+ 型多結晶シリコンの場合、
ゲート電極のフェルミレベルEFGがコンダクションバン
ド端EC レベルに近いため、nチャネル(p型シリコン
半導体使用)MOSFETの場合φMSが負の方向に増大
する。このため一定のVTH(正の値)を得るためには|
φFi|,Nを増加させることが必要となる。これ等は共
にアクセプタ不純物量を増加させることであり、電子易
動度を低下させ回路動作速度を低減させる。
e Semiconductor)構造のバンド構造で
わかるように、φMSは(EF −EFG)で表わすことがで
きる。ゲート電極材料がn+ 型多結晶シリコンの場合、
ゲート電極のフェルミレベルEFGがコンダクションバン
ド端EC レベルに近いため、nチャネル(p型シリコン
半導体使用)MOSFETの場合φMSが負の方向に増大
する。このため一定のVTH(正の値)を得るためには|
φFi|,Nを増加させることが必要となる。これ等は共
にアクセプタ不純物量を増加させることであり、電子易
動度を低下させ回路動作速度を低減させる。
【0010】反対にゲート電極材料がp+ 型多結晶シリ
コンの場合、EFGレベルがバレンスバンド端EV レベル
に近くなるため、nチャネルMOSFETには好都合で
あるが、pチャネル(n型シリコン半導体使用)MOS
FETの場合φMSが正の方向に増大する。この場合も一
定のVTH(負の値)を得るためにはドナー不純物濃度を
増加させる必要が生じ、上記と同様な問題が生じる。
コンの場合、EFGレベルがバレンスバンド端EV レベル
に近くなるため、nチャネルMOSFETには好都合で
あるが、pチャネル(n型シリコン半導体使用)MOS
FETの場合φMSが正の方向に増大する。この場合も一
定のVTH(負の値)を得るためにはドナー不純物濃度を
増加させる必要が生じ、上記と同様な問題が生じる。
【0011】この問題は、半導体装置の高集積化に伴う
ゲート絶縁膜厚の減少、即ちCO 値の増加と共により顕
在化する。これは(1)式でわかるようにCO 値が増加
すると、N値、即ち不純物濃度のより増大化が必要とな
るためである。
ゲート絶縁膜厚の減少、即ちCO 値の増加と共により顕
在化する。これは(1)式でわかるようにCO 値が増加
すると、N値、即ち不純物濃度のより増大化が必要とな
るためである。
【0012】このような多結晶シリコン膜からなるゲー
ト電極に対し、高融点金属であるタングステンは、EFG
がシリコン半導体基板のミッドギャップ準位Ei のあた
りに位置するためnチャネル,pチャネル両方共に好都
合であるが、ゲート絶縁膜として用いられる二酸化シリ
コン膜との反応が強く、この二酸化シリコン膜の絶縁性
劣化を惹き起こし易いこと及び、密着性の悪さ等で使用
が難しい。
ト電極に対し、高融点金属であるタングステンは、EFG
がシリコン半導体基板のミッドギャップ準位Ei のあた
りに位置するためnチャネル,pチャネル両方共に好都
合であるが、ゲート絶縁膜として用いられる二酸化シリ
コン膜との反応が強く、この二酸化シリコン膜の絶縁性
劣化を惹き起こし易いこと及び、密着性の悪さ等で使用
が難しい。
【0013】
【課題を解決するための手段】これ等の問題を解決する
ために本発明に於いては、ゲート電極に多結晶構造のシ
リコン・ゲルマニウム合金材料を用いる。又この合金に
導電性をもたせる目的でp型或いはn型不純物をドーピ
ングする。更にこの多結晶シリコン・ゲルマニウム合金
材料を用いたゲート電極の電気抵抗を下げるために、ゲ
ート電極を金属薄膜/多結晶シリコン・ゲルマニウム合
金膜の2層構造とするものである。
ために本発明に於いては、ゲート電極に多結晶構造のシ
リコン・ゲルマニウム合金材料を用いる。又この合金に
導電性をもたせる目的でp型或いはn型不純物をドーピ
ングする。更にこの多結晶シリコン・ゲルマニウム合金
材料を用いたゲート電極の電気抵抗を下げるために、ゲ
ート電極を金属薄膜/多結晶シリコン・ゲルマニウム合
金膜の2層構造とするものである。
【0014】
【実施例】次に本発明について図面を参照して説明す
る。図1(a),(b)は本発明の第1の実施例のシリ
コン半導体素子の断面図であり、前者はpチャネルMO
SFET、後者はCMOSFET構造をそれぞれ示す。
以下製造方法と共に説明する。
る。図1(a),(b)は本発明の第1の実施例のシリ
コン半導体素子の断面図であり、前者はpチャネルMO
SFET、後者はCMOSFET構造をそれぞれ示す。
以下製造方法と共に説明する。
【0015】まず図1(a)に示す様に、比抵抗が10
Ω−cm,面方位(100)のn型シリコン基板11表
面にゲート酸化膜14を挟んで膜厚200〜400nm
の多結晶シリコン・ゲルマニウム合金(Si1-x ,Ge
x )膜をCVD法により形成したのち、パターニングし
てゲート電極を形成する。この多結晶シリコンSi1-x
Gex 膜からなるゲート電極12中には、ボロンを濃度
にして1017〜1021/cm3 含有させ導電性をもたせ
る。このゲート電極12中へのボロン不純物のドーピン
グは、CVD法による成膜時、B2 H6 ガスを混入させ
る方法或いはボロンイオン注入法により行う。なお、G
eの量xについては後述する。
Ω−cm,面方位(100)のn型シリコン基板11表
面にゲート酸化膜14を挟んで膜厚200〜400nm
の多結晶シリコン・ゲルマニウム合金(Si1-x ,Ge
x )膜をCVD法により形成したのち、パターニングし
てゲート電極を形成する。この多結晶シリコンSi1-x
Gex 膜からなるゲート電極12中には、ボロンを濃度
にして1017〜1021/cm3 含有させ導電性をもたせ
る。このゲート電極12中へのボロン不純物のドーピン
グは、CVD法による成膜時、B2 H6 ガスを混入させ
る方法或いはボロンイオン注入法により行う。なお、G
eの量xについては後述する。
【0016】次にこのゲート電極12をマスクとし、B
F2 或いはBイオン注入を行い、ソース・ドレインとな
るp+ 領域13を形成する。ここでBイオン注入エネル
ギーEを20kev,ドーズ量φを1×1015〜5×1
015/cm2 条件で行えば、ゲート電極12にも同時に
ボロンをドーピングすることが可能である。
F2 或いはBイオン注入を行い、ソース・ドレインとな
るp+ 領域13を形成する。ここでBイオン注入エネル
ギーEを20kev,ドーズ量φを1×1015〜5×1
015/cm2 条件で行えば、ゲート電極12にも同時に
ボロンをドーピングすることが可能である。
【0017】次に図1(b)で本発明をCMOSFET
に適用する場合について説明する。図1(b)に示すよ
うに、比抵抗が10Ω−cm,面方位(100)のn型
シリコン基板21の表面にpウェル20をリンのイオン
注入及びその後の熱処理で形成する。次でゲート酸化膜
14を介してボロンを含有する多結晶Si1-x Gex膜
からなるゲート電極12A,12Bを図1(a)で説明
した手法でもって形成する。次にAsイオン注入をイオ
ン注入エネルギーEを50kev,ドーズ量φを1×1
015〜5×1015/cm2 条件で行いn+ 型領域23を
設ける。
に適用する場合について説明する。図1(b)に示すよ
うに、比抵抗が10Ω−cm,面方位(100)のn型
シリコン基板21の表面にpウェル20をリンのイオン
注入及びその後の熱処理で形成する。次でゲート酸化膜
14を介してボロンを含有する多結晶Si1-x Gex膜
からなるゲート電極12A,12Bを図1(a)で説明
した手法でもって形成する。次にAsイオン注入をイオ
ン注入エネルギーEを50kev,ドーズ量φを1×1
015〜5×1015/cm2 条件で行いn+ 型領域23を
設ける。
【0018】ここでnチャネルトランジスタのソース・
ドレイン領域となるn+ 型領域23は、ゲート電極12
Bに自己整合的に形成されるため、n+ 型領域23形成
用Asイオンはゲート電極12B中にも導入される。こ
のためゲート電極12B中のボロン含有量は、Asイオ
ン注入時に導入されるAs量より多くしておく必要があ
る。pチャネルトランジスタは図1(a)で説明した方
法と同じ方法により、多結晶Si1-x Gex 膜からなる
ゲート電極12A,p+ 型領域13A等を設けて形成す
る。
ドレイン領域となるn+ 型領域23は、ゲート電極12
Bに自己整合的に形成されるため、n+ 型領域23形成
用Asイオンはゲート電極12B中にも導入される。こ
のためゲート電極12B中のボロン含有量は、Asイオ
ン注入時に導入されるAs量より多くしておく必要があ
る。pチャネルトランジスタは図1(a)で説明した方
法と同じ方法により、多結晶Si1-x Gex 膜からなる
ゲート電極12A,p+ 型領域13A等を設けて形成す
る。
【0019】次にp+ 型の多結晶シリコンSi1-x Ge
x 材料をゲート電極に用いる場合の効果について図2及
び図3を用いて説明する。図2はp+ 型多結晶Si1-x
Gex 膜をゲート電極とした場合のMOS構造のフラッ
トバンド状態でのバンド構造を示す。
x 材料をゲート電極に用いる場合の効果について図2及
び図3を用いて説明する。図2はp+ 型多結晶Si1-x
Gex 膜をゲート電極とした場合のMOS構造のフラッ
トバンド状態でのバンド構造を示す。
【0020】前記(1)式のフラットバンド電圧V
FBは、図2に示したn型シリコン基板中のフェルミレベ
ルEF1とp+ 型多結晶Si1-x Gex 膜からなるゲート
電極中のフェルミレベルEF2の差、即ちVFB=EF1−E
F2で表わされる。このVFBは一般に正の値をもつが、先
述したpチャネルトランジスタの場合負の値の方が好ま
しい。多結晶Si1-x Gex 材料の場合Ge量の増加と
共にバレンスバンド端のレベルEV2が特に上がり、バン
ド幅が狭くなることが知られている。これに伴いp+ 型
Si1-x Gex 膜のゲート電極中のフェルミレベルEF2
も上昇する。このために図3に示すように、ゲルマニウ
ム含有量xの増加と共にフラットバンド電圧VFBは低下
し、0.3<xで負の値をもつようになる。
FBは、図2に示したn型シリコン基板中のフェルミレベ
ルEF1とp+ 型多結晶Si1-x Gex 膜からなるゲート
電極中のフェルミレベルEF2の差、即ちVFB=EF1−E
F2で表わされる。このVFBは一般に正の値をもつが、先
述したpチャネルトランジスタの場合負の値の方が好ま
しい。多結晶Si1-x Gex 材料の場合Ge量の増加と
共にバレンスバンド端のレベルEV2が特に上がり、バン
ド幅が狭くなることが知られている。これに伴いp+ 型
Si1-x Gex 膜のゲート電極中のフェルミレベルEF2
も上昇する。このために図3に示すように、ゲルマニウ
ム含有量xの増加と共にフラットバンド電圧VFBは低下
し、0.3<xで負の値をもつようになる。
【0021】nチャネルトランジスタの場合のp型シリ
コン基板では、フェルミレベルEF1はミッドギャップ準
位Ei1より下に位置するため、p+ 型多結晶シリコンS
i1-x Gex 膜のゲート電極中のフェルミレベルEF2と
近くなる。このため従来のn+ 型多結晶シリコンからな
るゲート電極の場合よりVFBは正の方向で大きくVTH制
御も容易である。
コン基板では、フェルミレベルEF1はミッドギャップ準
位Ei1より下に位置するため、p+ 型多結晶シリコンS
i1-x Gex 膜のゲート電極中のフェルミレベルEF2と
近くなる。このため従来のn+ 型多結晶シリコンからな
るゲート電極の場合よりVFBは正の方向で大きくVTH制
御も容易である。
【0022】図4は本発明の第2の実施例の断面図であ
る。
る。
【0023】図4に示すように、比抵抗5Ω−cm,面
方位(100)のp型シリコン基板31の表面にゲート
酸化膜14を介して厚さ50〜200nmのp+ 型多結
晶Si1-x Gex 膜32を第1の実施例で述べた手法で
形成する。更にこのp+ 型多結晶Si1-x Gex 膜32
を被覆するように、厚さ100〜200nmのタングス
テン膜34をスパッタ法又はCVD法により形成する。
タングステン膜の代りに、他の高融点金属膜、或いはそ
のシリサイド膜を用いてもよい。次でタングステン膜3
4とp+ 型多結晶Si1-x Gex 膜32をパターニング
してゲート電極を形成する。
方位(100)のp型シリコン基板31の表面にゲート
酸化膜14を介して厚さ50〜200nmのp+ 型多結
晶Si1-x Gex 膜32を第1の実施例で述べた手法で
形成する。更にこのp+ 型多結晶Si1-x Gex 膜32
を被覆するように、厚さ100〜200nmのタングス
テン膜34をスパッタ法又はCVD法により形成する。
タングステン膜の代りに、他の高融点金属膜、或いはそ
のシリサイド膜を用いてもよい。次でタングステン膜3
4とp+ 型多結晶Si1-x Gex 膜32をパターニング
してゲート電極を形成する。
【0024】次にAsのイオン注入を注入エネルギEを
50kev,ドーズ量φを1×1015〜5×1015/c
m2 条件で行う。このようにしてn+ 型領域(ソース・
ドレイン領域)33を形成する。これでp+ 型多結晶S
i1-x Gx 膜/タングステン膜をゲート電極としたnチ
ャネルMOSFETが完成する。このように2層構造の
ゲート電極にすることで、第1の実施例で示した効果に
加え、ゲート電極の低抵抗比が可能になる。
50kev,ドーズ量φを1×1015〜5×1015/c
m2 条件で行う。このようにしてn+ 型領域(ソース・
ドレイン領域)33を形成する。これでp+ 型多結晶S
i1-x Gx 膜/タングステン膜をゲート電極としたnチ
ャネルMOSFETが完成する。このように2層構造の
ゲート電極にすることで、第1の実施例で示した効果に
加え、ゲート電極の低抵抗比が可能になる。
【0025】図5は本発明の第3の実施例の断面図であ
り、ゲート電極の構造は図4で説明したものと同一であ
るが、MOSFETをSOI(Silicon on
Insulator)上に搭載する場合である。
り、ゲート電極の構造は図4で説明したものと同一であ
るが、MOSFETをSOI(Silicon on
Insulator)上に搭載する場合である。
【0026】シリコン基板41上に厚さ0.4〜1μm
の厚いシリコン酸化膜42を形成し、その上に貼り合わ
せ方法により薄い単結晶シリコン層を例えば膜厚50〜
80nmに形成する。このSOI層の一部を熱酸化し素
子分離酸化膜44を形成した後、図4に示した方法でp
+ 型多結晶Si1-x Gex 膜32とタングステン膜34
からなるゲート電極を設ける。
の厚いシリコン酸化膜42を形成し、その上に貼り合わ
せ方法により薄い単結晶シリコン層を例えば膜厚50〜
80nmに形成する。このSOI層の一部を熱酸化し素
子分離酸化膜44を形成した後、図4に示した方法でp
+ 型多結晶Si1-x Gex 膜32とタングステン膜34
からなるゲート電極を設ける。
【0027】次に不純物としてAs或いはボロンをドー
ピングし、ソース・ドレイン領域43を形成してチャネ
ル領域45と区別し、nチャネル或いはpチャネルトラ
ンジスタを構成する。
ピングし、ソース・ドレイン領域43を形成してチャネ
ル領域45と区別し、nチャネル或いはpチャネルトラ
ンジスタを構成する。
【0028】このようなSOI上に搭載したMOSFE
Tの場合、チャネル領域45は完全に空乏層化して用い
られると共に、その直下に厚いシリコン酸化膜42が存
在するために、しきい値電圧VTHの絶対値が低下する。
p+ 型多結晶Si1-x Gex膜の使用は、このVTHの絶
対値低下を抑制する働きをするため、よりその効果を発
揮する。更にSOI搭載のMOSFETはショートチャ
ネル効果の低減,パンチスルーの低減及び高速度化等を
もたらすため、チャネル長1/4μm以下の超微細MO
SFETとして最適な構造を有し、ゲート電極にp+ 型
多結晶Si1-xGex 膜を用いることで、その実現が容
易となる。
Tの場合、チャネル領域45は完全に空乏層化して用い
られると共に、その直下に厚いシリコン酸化膜42が存
在するために、しきい値電圧VTHの絶対値が低下する。
p+ 型多結晶Si1-x Gex膜の使用は、このVTHの絶
対値低下を抑制する働きをするため、よりその効果を発
揮する。更にSOI搭載のMOSFETはショートチャ
ネル効果の低減,パンチスルーの低減及び高速度化等を
もたらすため、チャネル長1/4μm以下の超微細MO
SFETとして最適な構造を有し、ゲート電極にp+ 型
多結晶Si1-xGex 膜を用いることで、その実現が容
易となる。
【0029】上記実施例においてはゲート電極に用いる
多結晶Si1-x Gex 材料にボロンをドーピングしたp
+ 型Si1-x Gex 膜について述べたが、As,P等の
ドーピングでn+ 型Si1-x Gex 膜を用いても、その
効果は小さいが同様に有効となる。
多結晶Si1-x Gex 材料にボロンをドーピングしたp
+ 型Si1-x Gex 膜について述べたが、As,P等の
ドーピングでn+ 型Si1-x Gex 膜を用いても、その
効果は小さいが同様に有効となる。
【0030】
【発明の効果】以上説明したように本発明では、MOS
FETのゲート電極として多結晶のSi1-x Gex 材料
を用いそのバンド構造での禁制帯幅を狭めることで、シ
リコン基板との仕事関数差を小さく制御することが容易
になる。このためMOSFETのしきい値電圧VTHの制
御が簡単となり、更にMOSFETの微細化に伴うシリ
コン基板中の不純物量の増加を不必要にできる。
FETのゲート電極として多結晶のSi1-x Gex 材料
を用いそのバンド構造での禁制帯幅を狭めることで、シ
リコン基板との仕事関数差を小さく制御することが容易
になる。このためMOSFETのしきい値電圧VTHの制
御が簡単となり、更にMOSFETの微細化に伴うシリ
コン基板中の不純物量の増加を不必要にできる。
【図1】本発明の第1の実施例の断面図。
【図2】第1の実施例におけるMOS構造のフラットバ
ンド状態でのバンド構造を示す模式図。
ンド状態でのバンド構造を示す模式図。
【図3】実施例におけるゲート電極のゲルマニウム含有
量とフラットバンド電圧との関係を示す図。
量とフラットバンド電圧との関係を示す図。
【図4】本発明の第2の実施例の断面図。
【図5】本発明の第3の実施例の断面図。
【図6】従来のMOS構造のバンド構造を示す模式図。
11,21 n型シリコン基板 12,12A,12B ゲート電極 13,13A p+ 型領域 14 ゲート酸化膜 20 pウェル 23 n+ 型領域 31 p型シリコン基板 32 多結晶Si1-x Gex 膜 33 n+ 型領域 34 タングステン膜 41 シリコン基板 42 シリコン酸化膜 43 ソース・ドレイン領域 44 素子分離酸化膜 45 チャネル領域
Claims (7)
- 【請求項1】 シリコン基板上に形成する絶縁ゲート電
界効果トランジスタのゲート電極の少くとも一部に多結
晶シリコン・ゲルマニウム(Si1-x Gex)合金膜を
用いることを特徴とする半導体装置。 - 【請求項2】 多結晶シリコン・ゲルマニウム合金膜中
のゲルマニウム組成比xが0.3〜0.8である請求項
1記載の半導体装置。 - 【請求項3】 多結晶シリコン・ゲルマニウム合金膜に
p型不純物がドーピングされている請求項1または請求
項2記載の半導体装置。 - 【請求項4】 多結晶シリコン・ゲルマニウム合金膜に
n型不純物がドーピングされている請求項1または請求
項2記載の半導体装置。 - 【請求項5】 多結晶シリコン・ゲルマニウム合金膜に
p型不純物とn型不純物とがドーピングされている請求
項1または請求項2記載の半導体装置。 - 【請求項6】 ゲート電極は金属膜とシリコン・ゲルマ
ニウム合金膜の2層構造である請求項1乃至請求項5記
載の半導体装置。 - 【請求項7】 金属膜は高融点金属或いはそれらのシリ
サイドである請求項6記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4031203A JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4031203A JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05235335A true JPH05235335A (ja) | 1993-09-10 |
JP2876866B2 JP2876866B2 (ja) | 1999-03-31 |
Family
ID=12324863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4031203A Expired - Lifetime JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2876866B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0669434A (ja) * | 1992-08-15 | 1994-03-11 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JP2000277744A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置 |
KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
US6787805B1 (en) | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
KR100587053B1 (ko) * | 2000-06-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1992
- 1992-02-19 JP JP4031203A patent/JP2876866B2/ja not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0669434A (ja) * | 1992-08-15 | 1994-03-11 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US6492676B2 (en) | 1997-08-26 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having gate electrode in which depletion layer can be generated |
US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
JP2000277744A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置 |
US6787805B1 (en) | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
KR100587053B1 (ko) * | 2000-06-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
JP2876866B2 (ja) | 1999-03-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |