JPH0571189B2 - - Google Patents
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- JPH0571189B2 JPH0571189B2 JP8971187A JP8971187A JPH0571189B2 JP H0571189 B2 JPH0571189 B2 JP H0571189B2 JP 8971187 A JP8971187 A JP 8971187A JP 8971187 A JP8971187 A JP 8971187A JP H0571189 B2 JPH0571189 B2 JP H0571189B2
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Classifications
-
- H01L29/4941—
-
- H01L29/4925—
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係り、特にMOSトラン
ジスタに関する。
ジスタに関する。
（従来の技術）
従来において、例えばｎチヤネルのMOSトラ
ンジスタのしきい値電圧Vthはソース・ドレイン
間に狭まれたチヤネル領域にイオン注入により導
入された不純物の濃度で制御されている。一方、
MOSトランジスタは今後増々、その駆動能力の
向上が求められている。その方法の一つとしてゲ
ート酸化膜の膜厚Toxをより薄くする傾向があ
る。しかしながらしきい値Vthとゲート酸化膜
Toxとは次の(1)式のような関係がある。
ンジスタのしきい値電圧Vthはソース・ドレイン
間に狭まれたチヤネル領域にイオン注入により導
入された不純物の濃度で制御されている。一方、
MOSトランジスタは今後増々、その駆動能力の
向上が求められている。その方法の一つとしてゲ
ート酸化膜の膜厚Toxをより薄くする傾向があ
る。しかしながらしきい値Vthとゲート酸化膜
Toxとは次の(1)式のような関係がある。
Vth＝VFB＋2B＋QB・Tox／εox＋ｑ・DI・
Tox／εox …(1) VFB：フラツトバンドポテンシヤル B：真性フエルミレベルポテンシヤル QB：空乏層中の電荷量 DI：イオン注入ドーズ層 εOX：ゲート酸化膜の誘導率 (1)式からわかるように、しきい値Vthはゲート
酸化膜Toxが薄くなるのに比例して下がつてしま
うのでしきい値Vthをある一定の値に制御するた
めにはイオン注入のドーズ量DIを多くする必要
が出てくる。しかし電子及びホールの移動度μは
下記(2)式のように表わされ、チヤネル領域の不純
物濃度NBが増すと、不純物散乱が増加するため
にチヤネル領域での移動度μが低下してしまう。
従つてゲート酸化膜Toxを薄くしても駆動能力向
上は望めなくなる。
Tox／εox …(1) VFB：フラツトバンドポテンシヤル B：真性フエルミレベルポテンシヤル QB：空乏層中の電荷量 DI：イオン注入ドーズ層 εOX：ゲート酸化膜の誘導率 (1)式からわかるように、しきい値Vthはゲート
酸化膜Toxが薄くなるのに比例して下がつてしま
うのでしきい値Vthをある一定の値に制御するた
めにはイオン注入のドーズ量DIを多くする必要
が出てくる。しかし電子及びホールの移動度μは
下記(2)式のように表わされ、チヤネル領域の不純
物濃度NBが増すと、不純物散乱が増加するため
にチヤネル領域での移動度μが低下してしまう。
従つてゲート酸化膜Toxを薄くしても駆動能力向
上は望めなくなる。
μ＝A〓0／｛１＋NB／（NB／Ｂ＋Ｎ）＋Ｃ｝1/2
…(2) μ0： Ａ，Ｂ，Ｃ，Ｎ：定数 このようにMOSトランジスタの駆動能力を向
上させ、かつ、そのしきい値を一定の値に制御す
るために、チヤネル領域にイオン注入により不純
物を導入するという方法には限界がある。そこで
チヤネル領域のイオン注入による不純物の濃度が
問題とならないように、ゲート電極側にイオン注
入により不純物を導入してトランジスタのしきい
値を制御することが考えられる。
…(2) μ0： Ａ，Ｂ，Ｃ，Ｎ：定数 このようにMOSトランジスタの駆動能力を向
上させ、かつ、そのしきい値を一定の値に制御す
るために、チヤネル領域にイオン注入により不純
物を導入するという方法には限界がある。そこで
チヤネル領域のイオン注入による不純物の濃度が
問題とならないように、ゲート電極側にイオン注
入により不純物を導入してトランジスタのしきい
値を制御することが考えられる。
そしてしきい値制御のためにゲート電極、例え
ば多結晶シリコンに不純物を導入した場合のトラ
ンジスタのしきい値を変化は(1)式に示したフラツ
トバンドポテンシヤルVFBに依存する。さらにそ
のしきい値の変動量ΔVthは次の各式のようにな
る。
ば多結晶シリコンに不純物を導入した場合のトラ
ンジスタのしきい値を変化は(1)式に示したフラツ
トバンドポテンシヤルVFBに依存する。さらにそ
のしきい値の変動量ΔVthは次の各式のようにな
る。
多結晶シリコンにドープされた不純物がｎ型
の場合、かつその濃度をｎとすると、 ΔVth（ｎ）＝ΔVFB＝−kTlnn／ni …(3) 多結晶シリコンにドープされた不純物がｐ型
の場合、かつその濃度をｐとすると、 ΔVth（ｐ）＝ΔVFB＝−kTlnp／pi …(4) ｋ：ボルツマン定数、Ｔ：絶対温度
〔ｋ〕 ni、pi：真性半導体の伝導体における電子
若しくは正孔の数 つまり(3)式からは、ｎ型不純物濃度を高くする
程、しきい値Vth（ｎ）が下がり、(4)式よりｐ型不
純物の濃度を高くする程、しきい値Vthが上がる
ことがわかる。そしてこのしきい値を多結晶シリ
コンにおいてはエネルギーギヤツプ分約1.1Vの
範囲で変えることができる。
の場合、かつその濃度をｎとすると、 ΔVth（ｎ）＝ΔVFB＝−kTlnn／ni …(3) 多結晶シリコンにドープされた不純物がｐ型
の場合、かつその濃度をｐとすると、 ΔVth（ｐ）＝ΔVFB＝−kTlnp／pi …(4) ｋ：ボルツマン定数、Ｔ：絶対温度
〔ｋ〕 ni、pi：真性半導体の伝導体における電子
若しくは正孔の数 つまり(3)式からは、ｎ型不純物濃度を高くする
程、しきい値Vth（ｎ）が下がり、(4)式よりｐ型不
純物の濃度を高くする程、しきい値Vthが上がる
ことがわかる。そしてこのしきい値を多結晶シリ
コンにおいてはエネルギーギヤツプ分約1.1Vの
範囲で変えることができる。
（発明が解決しようとする問題点）
しかしながら、トランジスタのしきい値をチヤ
ネル領域へのしきい値制御用の不純物のイオン注
入を行なわずに、多結晶シリコンから成るゲート
電極のｎ型不純物の濃度で制御しようとした場合
には次のような問題がある。すなわち、その制御
に必要なｎ型不純物のイオン注入量は、一般のゲ
ート電極として用いる場合の多結晶シリコンの不
純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。ま
た、そのゲート電極を低抵抗化するために高融点
金属シリサイド上に積層した場合には、ゲート電
極と高融点金属シリサイドとの界面を再結晶化さ
せ、両者の電気的接触を良くするために、その界
面に不純物をイオン注入する必要がある。しかし
このイオン注入でしきい値が変わる恐れがある。
ネル領域へのしきい値制御用の不純物のイオン注
入を行なわずに、多結晶シリコンから成るゲート
電極のｎ型不純物の濃度で制御しようとした場合
には次のような問題がある。すなわち、その制御
に必要なｎ型不純物のイオン注入量は、一般のゲ
ート電極として用いる場合の多結晶シリコンの不
純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。ま
た、そのゲート電極を低抵抗化するために高融点
金属シリサイド上に積層した場合には、ゲート電
極と高融点金属シリサイドとの界面を再結晶化さ
せ、両者の電気的接触を良くするために、その界
面に不純物をイオン注入する必要がある。しかし
このイオン注入でしきい値が変わる恐れがある。
本発明においては、ゲート電極側でのしきい値
制御が制度良く行える半導体装置を提供すること
を目的とする。
制御が制度良く行える半導体装置を提供すること
を目的とする。
（問題点を解決するための手段）
上記目的を達成するために本発明においては、
第１導電型の半導体層表面に形成された第２導電
型のソース及びドレイン領域と、半導体層上に形
成されたゲート絶縁膜と、所定の不純物濃度を有
する第１のゲート電極層、この第１のゲート電極
層の電極材料と同一で、かつ第１のゲート電極層
より低濃度の不純物を含有する第２のゲート電極
層及び第３のゲート電極層が順次形成されたゲー
ト電極とを有し、第２のゲート電極層と第３のゲ
ート電極層との界面領域には両電極層の電気的な
接触を良くするために第２のゲート電極層よりも
高濃度の不純物を含有していることを特徴とする
半導体装置を提供する。
第１導電型の半導体層表面に形成された第２導電
型のソース及びドレイン領域と、半導体層上に形
成されたゲート絶縁膜と、所定の不純物濃度を有
する第１のゲート電極層、この第１のゲート電極
層の電極材料と同一で、かつ第１のゲート電極層
より低濃度の不純物を含有する第２のゲート電極
層及び第３のゲート電極層が順次形成されたゲー
ト電極とを有し、第２のゲート電極層と第３のゲ
ート電極層との界面領域には両電極層の電気的な
接触を良くするために第２のゲート電極層よりも
高濃度の不純物を含有していることを特徴とする
半導体装置を提供する。
（作用）
しきい値制御用の不純物濃度を有する第１のゲ
ート電極層と、ゲート電極の低抵抗化のための第
３の電極層の間にノンドープの第２のゲート電極
層を介在させることにより、ノンドープの第２の
ゲート電極層と第３のゲート電極層との電気的接
触を良くするためにそれらの界面に行つたイオン
注入による不純物が、その後工程での熱拡散等に
より第１のゲート電極層に拡散するのを防止する
ことができる。
ート電極層と、ゲート電極の低抵抗化のための第
３の電極層の間にノンドープの第２のゲート電極
層を介在させることにより、ノンドープの第２の
ゲート電極層と第３のゲート電極層との電気的接
触を良くするためにそれらの界面に行つたイオン
注入による不純物が、その後工程での熱拡散等に
より第１のゲート電極層に拡散するのを防止する
ことができる。
（実施例）
以下本発明の一実施例について第１図を用いて
説明する。
説明する。
例えばｐ型Si基板１０１の表面にn+型型不純物
層から成るソース・ドレイン領域１０３ａ，１０
３ｂが形成されている。なお、トランジスタのし
きい値を所定の値にするためのソース・ドレイン
間のチヤネル領域１０４への不純物のイオン注入
は行われていない。また、チヤネル領域１０４上
には熱酸化により、厚さ200ÅのSiO2膜から成る
ゲート酸化膜１０５が形成されている。そしてこ
のゲート酸化膜１０５上にはゲート電極１０７が
形成されており、これは３層から成つている。ま
ず、多結晶シリコンを材料とする層１０７ａ，１
０７ｂが２層あり、ゲート酸化膜にしきい値制御
に必要な不純物、例えば１×1016cm-3の濃度のｎ
型不純物がイオン注入によりドープされた第１の
多結晶シリコン層１０７ａ上にはノンドープ第２
の多結晶シリコン層１０７ｂが2000Åの厚さに形
成されている。さらに第２の多結晶シリコン層１
０７ｂ上にはモリブデンシリサイド１０７ｃが
1000Å形成されている。そしてモリブデンシリサ
イド１０７ｃの第２の多結晶シリコン層１０７ｂ
への電気的接触性を良好にするためにその界面に
は砒素が１×1015cm-3の濃度となるようにイオン
注入されている。
層から成るソース・ドレイン領域１０３ａ，１０
３ｂが形成されている。なお、トランジスタのし
きい値を所定の値にするためのソース・ドレイン
間のチヤネル領域１０４への不純物のイオン注入
は行われていない。また、チヤネル領域１０４上
には熱酸化により、厚さ200ÅのSiO2膜から成る
ゲート酸化膜１０５が形成されている。そしてこ
のゲート酸化膜１０５上にはゲート電極１０７が
形成されており、これは３層から成つている。ま
ず、多結晶シリコンを材料とする層１０７ａ，１
０７ｂが２層あり、ゲート酸化膜にしきい値制御
に必要な不純物、例えば１×1016cm-3の濃度のｎ
型不純物がイオン注入によりドープされた第１の
多結晶シリコン層１０７ａ上にはノンドープ第２
の多結晶シリコン層１０７ｂが2000Åの厚さに形
成されている。さらに第２の多結晶シリコン層１
０７ｂ上にはモリブデンシリサイド１０７ｃが
1000Å形成されている。そしてモリブデンシリサ
イド１０７ｃの第２の多結晶シリコン層１０７ｂ
への電気的接触性を良好にするためにその界面に
は砒素が１×1015cm-3の濃度となるようにイオン
注入されている。
このように構成されたMOSトランジスタにお
いては、第１の多結晶シリコン層１０７ａとモリ
ブデンシリサイド１０７ｃの間に介在しているノ
ンドープの第２の多結晶シリコン層１０７ｂがあ
るために、モリブデンシリサイド１０７ｃと第２
の多結晶シリコン層１０７ｂの界面にイオン注入
された不純物が熱拡散により第１の多結晶シリコ
ン層１０７ａに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノ
ンドープの第２の多結晶シリコン層１０７ｂにモ
リブデンシリサイド１０７ｃを積層することによ
り、ゲート電極１０７の低抵抗化が計られてい
る。
いては、第１の多結晶シリコン層１０７ａとモリ
ブデンシリサイド１０７ｃの間に介在しているノ
ンドープの第２の多結晶シリコン層１０７ｂがあ
るために、モリブデンシリサイド１０７ｃと第２
の多結晶シリコン層１０７ｂの界面にイオン注入
された不純物が熱拡散により第１の多結晶シリコ
ン層１０７ａに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノ
ンドープの第２の多結晶シリコン層１０７ｂにモ
リブデンシリサイド１０７ｃを積層することによ
り、ゲート電極１０７の低抵抗化が計られてい
る。
なお本実施例において、ゲート電極１０７の低
抵抗化のためにモリブデンシリサイド１０７ｃを
用いたが、他の高融点金属シリサイド、若しくは
高融点金属などでもよい。
抵抗化のためにモリブデンシリサイド１０７ｃを
用いたが、他の高融点金属シリサイド、若しくは
高融点金属などでもよい。
また、ノンドープの第２の多結晶シリコン層１
０７ｂは、この第２の多結晶シリコン層１０７ｂ
と、モリブデンシリサイド１０７ｃの界面にイオ
ン注入された不純物が熱拡散等により第１の多結
晶シリコン層１０７ａに拡散していき、それによ
りしきい値が変動するのを防止するためのもので
あり、その膜厚についての制限はなく、しきい値
の変動が問題とならないような膜厚であれば良
い。それに加えて、第２の多結晶シリコン層１０
７ｂはｐ型若しくはｎ型の不純物を含まないノン
ドープとしたが、第１の多結晶シリコン層のしき
い値制御用の同一導電型の不純物濃度よりも低濃
度であればよい。
０７ｂは、この第２の多結晶シリコン層１０７ｂ
と、モリブデンシリサイド１０７ｃの界面にイオ
ン注入された不純物が熱拡散等により第１の多結
晶シリコン層１０７ａに拡散していき、それによ
りしきい値が変動するのを防止するためのもので
あり、その膜厚についての制限はなく、しきい値
の変動が問題とならないような膜厚であれば良
い。それに加えて、第２の多結晶シリコン層１０
７ｂはｐ型若しくはｎ型の不純物を含まないノン
ドープとしたが、第１の多結晶シリコン層のしき
い値制御用の同一導電型の不純物濃度よりも低濃
度であればよい。
さらに、チヤネル領域４にはしきい値制御用の
イオン注入は行わなかつたが、この領域にイオン
注入された不純物の濃度と第１の多結晶シリコン
層の不純物の濃度の両方でしきい値制御を行つて
もよい。
イオン注入は行わなかつたが、この領域にイオン
注入された不純物の濃度と第１の多結晶シリコン
層の不純物の濃度の両方でしきい値制御を行つて
もよい。
本発明によれば、第１のゲート電極層の不純物
濃度が変化しないので、精度良くゲート側でしき
い値制御をすることができる。
濃度が変化しないので、精度良くゲート側でしき
い値制御をすることができる。
第１図は本発明の一実施例のMOSトランジス
タの断面図。 １０１……ｐ型Si基板、１０３ａ……ソース
（n+型不純物層）、１０３ｂ……ドレイン（n+型
不純物層）、１０４……ｎチヤネル領域、１０５
……ゲート酸化膜、１０７……ゲート電極、１０
７ａ……第１のゲート電極層、１０７ｂ……第２
のゲート電極層、１０７ｃ……第３のゲート電極
層。
タの断面図。 １０１……ｐ型Si基板、１０３ａ……ソース
（n+型不純物層）、１０３ｂ……ドレイン（n+型
不純物層）、１０４……ｎチヤネル領域、１０５
……ゲート酸化膜、１０７……ゲート電極、１０
７ａ……第１のゲート電極層、１０７ｂ……第２
のゲート電極層、１０７ｃ……第３のゲート電極
層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層表面に形成された第２
導電型のソース及びドレイン領域と、前記半導体
層上に形成されたゲート絶縁膜と、所定の不純物
濃度を有する第１のゲート電極層、この第１のゲ
ート電極層の電極材料と同一で、かつ前記第１の
ゲート電極層より低濃度の不純物を含有する第２
のゲート電極層及び第３のゲート電極層が順次前
記ゲート絶縁膜上に積層して形成されたゲート電
極とを有し、前記第２のゲート電極層と前記第３
のゲート電極層との界面領域には両電極層の電気
的な接触を良くするために前記第２のゲート電極
層よりも高濃度の不純物を含有していることを特
徴とする半導体装置。 ２ 前記第２のゲート電極層が実質的にノンドー
プの多結晶シリコンから成ることを特徴とする特
許請求の範囲第１項記載の半導体装置。 ３ 前記第３のゲート電極層が高融点金属シリサ
イドから成ることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8971187A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8971187A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255964A JPS63255964A (ja) | 1988-10-24 |
| JPH0571189B2 true JPH0571189B2 (ja) | 1993-10-06 |
Family
ID=13978354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8971187A Granted JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255964A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU638812B2 (en) * | 1990-04-16 | 1993-07-08 | Digital Equipment Corporation | A method of operating a semiconductor device |
| JP2558931B2 (ja) * | 1990-07-13 | 1996-11-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2951082B2 (ja) * | 1991-10-24 | 1999-09-20 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH11307765A (ja) | 1998-04-20 | 1999-11-05 | Nec Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-04-14 JP JP8971187A patent/JPS63255964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63255964A (ja) | 1988-10-24 |
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