KR950002276B1 - 고도로 집적된 회로의 제조공정 - Google Patents

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Abstract

내용 없음.

Description

고도로 집적된 회로의 제조공정
제 1 도 및 제 2 도는 본 발명의 공정에서 두단계를 설명하기 위한 것으로 반도체 기판과 용착된 층의 개략적인 측단면도.
제 3 도는 여러가지 게이트 재료에 대한 C(U)-의존곡선을 비교해주는 그래프.
제 4 도는 p+- 폴리사이드 및 p+- 폴리실리콘게이트의 경우 갖가지 붕소침투에 대한 C(U)-의존을 설명해주는 그래프.
제 5 도는 인을 사용한 소오스/드레인 주입에 관련하여 마스킹 층이 C(U)- 의존에 미치는 영향을 설명해주는 그래프.
제 6 도는 p+- 폴리사이드 게이트의 경우, 드레인 전류가 p-채널 트랜지스터의 게이트 전압 UGS에 의존하고 있는 상태를 설명해주는 그래프.
* 도면의 주요부분에 대한 부호의 설명
2 : 게이트 산화물층 4 : 도우핑되지 않은 폴리실리콘층
5 : 탄탈 규화물층 6 : 마스킹층
7 : 이온주입
본 발명은 고도로 집적된 회로(CMOS), 특별하게는 p-채널 및 n-채널 MOS-트랜지스터를 포함하고 있는 회로의 제조공정에 관한 것으로, 이러한 회로의 게이트 전극은 높은 융점의 금속규화물 및 다결정 실리콘으로 구성된 이중층으로 이루어져 있다. 고도로 집적된 회로의 제조공정에서, 다결정 실리콘 층의 도우핑은 금속규화물 층으로 부터의 확산에 의해 수행되며, 능동(active)트랜지스터 구역의 한정 및 채널구역, 소오스/드레인구역, 게이트 접촉부 및 상호연결층의 형성은 반도체 기술에서 공지되어 있는 처리단계를 사용해 수행된다.
이러한 공정의 예는 유럽특허출원 0 163 871에 기술되어 있다.
구조의 패킹밀도에 있어서의 연속적인 증가와 그 결과 생기는 크기에 있어서의 감소는 p-채널 트랜지스터의 경우 "펀치-드루(punch-through)"효과 및, n-채널 트랜지스터의 경우 "뜨거운 전자"효과와 같이 트랜지스터에 있어서의 단락-채널 효과의 중요성에 부가된다. 채널구역에서의 도유핑 상태는 트랜지스터의 단락-채널 특성에 강한 영향을 미친다.
n+-폴리사이드("폴리사이드(polycide)"는 금속 규화물층과 다결정 실리콘층으로 이루어진 이중층을 의미한다)보다 더큰 일함수를 가지는 p+폴리사이드나 또는 탄탈 규화물과같은 게이트재료는 문턱전압을 유지하고 있는 상태에서 n-채널 트랜지스터의 경우에는 채널 도우핑을, p-채널 트랜지스터의 경우에는 채널구역에서의 보상을 감소시키는데 사용될 수 있다. 약 12㎛의 길이와 양호한 단락-채널특성을 가진 단락트랜지스터는 이 방법으로 만들어질수 있다. p-채널 트랜지스터의 채널 구역에서의 낮은 보상은 감소된 공간전하 구역때문에, "펀치-드루"효과를 감소시킨다. n-채널 트랜지스터에 있어서의 채널 도우핑의 낮은 수준은 예를들면 기판 전류나 또는 게이트 산화물로의 전하 캐리어의 주사와같은 "뜨거운-전자"효과를 감소시키고, 전하 캐리어의 이동성을 증가시킨다(참고자료 : the article by Parrillo et al in IEDM Tech. Digest 15.6(1984), pages 418 to 422). 그러나, 채널 도우핑의 낮은 수준은 단락-채널 특성의 저하를 가져온다.
유럽특허출원번호 0 135 163호에는 고도로 집적된 CMOS회로의 제조공정이 기술되어 있으며, 이 공정에서는 게이트 재료로 탄탈 규화물을 사용함으로써, 약 ±0.7 V의 약 20nm게이트 산화물 두께를 가지고 있는 n-채널 및 p-채널 트랜지스터에 대한 대칭문턱 전압이 단일의 감소된 채널 주입조사량(implantation disage)으로 얻어질 수 있다.
p-채널 트랜지스터가 관련되어있는한 상기에 참조된 유럽특허출원번호 0 163 871호에 기술되어 있듯이 p-채널 트랜지스터에 대해 p+- 폴리사이드를, n-채널 트랜지스터에 대해 n+- 폴리사이드를 사용함으로써 또다른 개선이 이루어질수 있으며 이것은 n-채널 트랜지스터의 특성에 어떠한 저하도 가져오지 않는다. n+- 폴리사이드와 비교하여 p+- 폴리사이드의 일 함수에 있어서 1볼트의 차이 때문에, 약 20nm의 게이트산화물 두께를 가지고 있는 p-채널 트랜지스터 경우 채널구역의 보상은 완전히 필요없게 될수 있으므로, 문턱전압의 채널길이에 의존하고 있는 상태는 n+- 폴리사이드 게이트를 가진 n-채널 트랜지스터 경우에서와 비슷하게 유리하게 된다.
그러나, p-채널 트랜지스터의 단락-채널 특성과 n-채널 트랜지스터의 높은 파괴전압이 개선될 수 있고 폴리실리콘/게이트 산화물 경계표면이 유지될 수 있다면, p+- 폴리실리콘이나 p+- 폴리사이드의 사용이 가능하다. 그러나, CMOS 공정에서 정상온도부하(loading)하에서는, 예를들면 질소화 게이트 산호물의 사용과 같이 값비싼 대책없이도 공지된 방법으로 만들어진 p+- 폴리실리콘층과 p+- 폴리사이드층이 붕소침투효과를 보여준다(참고자료 : article by S S Wong et al in J. Electrochem. Scc. Vol. 130.5(1983), pages 1139 to 1144).
본 발명의 목적은 p-채널 및 n-채널 MOS 트랜지스터를 포함하고 있는 고도로 집적된 회로를 제조하는 공정을 제공하는 것으로, 열변형력하에서 발생되고 붕소-도우핑된 폴리사이드게이트를 사용함으로써 야기되는 붕소침투는 안전하게 피하게되고, p-채널 트랜지스트의 단락채널특성과 n-채널트랜지스터의 파괴전압이 관련되어 있는 한은 우수한 CMOS-회로가 얻어진다.
본 발명에 따르면, p-채널 및 n-채널 MOS-트랜지스터를 포함하고 있는 고도로 집적된 회로(CMOS)의 제조공정이 제공되어 있으며, 그 회로의 게이트 전극은 높은 융점을 갖는 금속규화물층과 도우핑제가 금속규화물 층으로부터 확산됨으로써 도우핑되는 다결정 실리콘층으로 이루어진 이중층으로 구성되어있고, 본 발명에 따른 제조공정은 :
(a) 상기 트랜지스터에 대한 능동구역이 한정되어 있는 영역에서 반도체 기판의 표면에 게이트 산화물층을 만들고 :
(b) 이미 상기 게이트산화물층이 제공되어있는 기판표면위에 도우핑되지 않는 다결정실리콘의 전층을 융착시켜 :
(c) 높은 융점의 금속규화물층을 다결정 실리콘층에 가하고 :
(d) n-채널 MOS-트랜지스터의 형성을 위한 다음의 소오스/드레인 주입동안 마스킹층을 그렇게 형성된 금속규화물과 다결정 실리콘의 이중층에 제공하여 :
(e) 전체표면에 걸친 이온주입에 의해 붕소원자를 상기 금속규화물층에 주입하고 :
(f) 그렇게 형성된 구조의 고온처리를 수행함으로써 붕소이온은 금속규화물층으로 부터 다결정 실리콘층으로 확산되어 이중층이 결정화되고 :
(g) 감광성-내식막 기술을 사용해 마스크된 게이트 전극을 형성하기위해 마스킹층과 이중층을 조립하고 :
(h) 반도체 기술에 공지되어있는 처리단계를 사용해 능동 트랜지스터 구역, 채널구역 및 소오스/드레인구역, 게이트 접촉부 및 도체경로면을 연속적으로 만드는 단계로 이루어져 있다.
본 발명의 공정은 CMOS 기술에서 정상 온도부하에따라 CMOS- 기술에서 정상적으로 사용된 온도부하 후 어떠한 붕소침투 효과도 존재하지 않는 p+- 폴리사이드 게이트를 만드는 것을 가능하게 만든다.
표준 CMOS 공정은 세가지 저가(low cost)를 사용함으로써 이루어지고 특히, 비 임계단계를 사용해 이루어지는데, 비 임계계란(a) 전체표면에 걸친 붕소이온주입, (b) 마스킹층의 용착, 및 (c) 마스킹층과 게이트층의 공통구성이다.
p+- 폴리사이드게이트의 사용과 감소된 채널주입(전체적으로 생략되어도 좋음)은 약 ±0.7V의 문턱전압이 얻어질 수 있게해준다. 동시에, n-채널트랜지스터에 있어서의 뜨거운-전자 효과를 감소시키고 전하 캐리어의 효과적인 이동성을 증가시키기 위해서 p-채널 트랜지스터의 문턱전압이 채널길이에 의존하고 있는 채널길이 의존상태를 개선할 수 있다.
첨부된 도면의 참조하여 본 발명을 보다 구체적으로 설명하면 다음과 같다.
제 1 도에서 보면, CMOS-공정은 산화물구역(3)이제공되어 있는 기판(1)위에 게이트산화물층(2)(두께가 : 25nm)이 형성될때 까지 표준형태로 수행된다. 채널주입은 설정될 문턱전압에 대해 p+- 폴리사이드의 일함수에 따라 조정되어야만 한다. p+- 폴리사이드게이트층을 형성하기위해, 100nm 두께의 도우핑되지 않은 폴리실리콘층(4)과 200nm 두께의 탄탈 규화물층(5)이 전체에 걸쳐 용착되고, 실리콘산화물로 이루어져 있으며 게이트의 재로우핑을 방지하기위해 인을 사용한 다음의 소오스/드레인 주입동안 폴리사이드층(4, 5)을 가로막기위해 제공된 마스킹 층(6)이 그위에 용착된다. 만일 열분해에의해 테트라에틸 오로토규산염으로부터 만들어진 Sio2가 마스킹층(6)으로 사용된다면, 폴리사이드(4, 5)위의 산호물 두께는 어떤 간격층의 늦은 용착후 약 200nm 두께의산화물층(6)이 형성될 수 있도록 되어있어야만 한다. 탄탈규화물층(5)으로의 붕소이온주입은 전 표면에 걸쳐 예를들면 40KeV 및 5×1015㎝-2의 에너지 및 조사량으로 화살표(7)방향을 따라 수행된다. 1-2시간동안 900℃에서 탄탈 규화물의 어니일링은 탄탈규화물층(5)으로부터의 붕소 확산의 결과로서 다결정실리콘층(4)을 도우핑시키기위해 제공된다.
제 2 도에서 볼수 있듯이, 이 방법으로 제조된 p+- 폴리사이드층(4, 5)은 게이트전극을 형성하기위해 감광성-내식막기술(설명되어 있지 않음)을 사용해 마스킹 층(6)과 함께 조직화되며, 먼저 마스킹층(SiO2)은 트리플루오로메탄과 산소내에서 반응성이온 에칭에 의해 부식되고, 그리고 나서 폴리사이드층은 삼염화붕소 및 염소내에서 반응성이온에칭에의해 부식된다. 제조공정의 나머지 단계는 표준 CMOS-절차를 따른다.
제 3 도에서 볼수 있는 것처럼, 채널주입없이 p+- 폴리사이드 게이트를 가진 MOS-캐패시트상에서 수행된 측정은 m+- 폴리사이드에 비교해 양전압의 방향으로 약 1V의 평 밴드전압 이동때문에 제 1 도와 제 2 도를 참조로 기술된 다결정 실리콘의 도우핑이 게이트 산화물을 가진 경계표면까지 수행될수 있음을 지시한다. TsSi2에 대한 C(U)-의존극선 또한 비교를 위해 도시되어있다.
제 4 도를 보면, 정상적인 p+- 다결정 실리콘(극선 Ⅱ)과는 다르게 본 발명의 공정에 의해 제조된 p+- 폴리사이드층(곡선 Ⅰ)의 경우에는, 180분 동안 900℃의 열부하후에도 어떤 붕소침투도 발생하지 않는다.
제 5 도에는 인을 사용한 소오스/드레인-주입동안 마스킹층이 MOS 캐패시터의 평밴드 전압에 미치는 영향이 그래프로 도시되어 있다. 마스크로서 100nm 두께의 TEOS(=테트라에틸 오르토규산염으로 만들어진 산화물)를 사용해, 다결정 실리콘에서의 재도우핑의 결과로, 음전압 방향으로의 바람직하지 않은 평밴드전압 이동이 발생하고, 이것은 200nm 두께의 TEOS 마스킹층(곡선 b)이 사용될때는 볼수없다. 이것은 인을 사용한 소오스/드레인 주입이 트랜지스터의 문턱전압에 미치는 영향이 확실하게 극복될 수 있음을 뜻한다.
제 6 도에는 p-채널 트랜지스터의 드레인전류(IDS)가 p+- 폴리사이드게이트를 가지고 있는 트랜지스터에 대한 게이트전압(UGS)에 의존하고 있는 상태를 도시한 것이다. 드레인 전류의 평방근
Figure kpo00001
은 게이트 전압 UDS에 대한 좌표로 도시되어있고 : 얻어진 곡선으로부터, 트랜지스터의 문턱전압은 쉽게 결정될 수 있다. 그렇게 결정된 트랜지스터에대한 문턱전압은 0.6V이다(채널 주입을 보상함이 없이).

Claims (7)

  1. p-채널 및 n-채널 MOS 트랜지스터를 포함하고 있는 고도로 집적된 회로(CMOS)의 제조공정으로, 이 회로의 게이트 전극은 높은 융점을 갖는 금속 규화물 층과 도우핑제가 금속규화물 층으로부터 확산됨으로써 도우핑된 다결정 실리콘층으로 이루어진 이중층으로 구성되어있고, 제조공정은 :
    (a) 상기 트랜지스터에 대한 능동구역이 한정되어있는 영역에서 반도체 기판의 표면에 게이트 산화물층을 만드는 단계 ;
    (b) 이미 상기 게이트 산화물층이 제공되어있는 기판표면위에 도우핑되지 않은 다결정 실리콘의 전층을 용착시키는 단계 ;
    (c) 높은 융점의 금속규화물층을 다결정 실리콘층에 가하는 단계 ;
    (d) n-채널 MOS-트랜지스터의 형성을 위한 다음의 소오스/드레인 주입동안 마스킹층을 그렇게 형성된 상기 금속 규화물과 다결정 실리콘의 이중층에 제공하는 단계 ;
    (e) 전 표면에 걸친 이온주입에 의해 붕소원자를 상기 금속규화물 층에 주입하는 단계 ;
    (f) 그렇게 형성된 구조의 고온처리를 수행함으로써 붕소이온은 금속규화물층으로 부터 다결정 실리콘층으로 확신되어 이중층이 결정화되는 단계 ;
    (g) 감광성-내식막 기술을 사용해 마스크된 게이트전극을 형성하기위해 이중층과 마스킹층을 구조화하는 단계 ; 그리고,
    (h) 그뒤, 반도체 기술에 공지되어있는 처리단계를 사용해 능동 트랜지스터구역, 채널구역 및 소오스/드레인 구역, 게이트 접촉부 및 도체경로면을 만드는 단계로 이루어져있는 것을 특징으로 하는 제조공정.
  2. 제 1 항에 있어서, 탄탈규화물이 금속규화물로 사용되는 것을 특징으로 하는 제조공정.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 마스킹층이 SiO2층인 것을 특징으로 하는 제조공정.
  4. 제 3 항에 있어서, SiO2층이 테트라에틸 오르토규산염의 열분해에 의해 만들어지며 적어도 100nm의 두께를 가지고 있는 것을 특징으로 하는 제조공정.
  5. 제 1 항에 있어서, 이중층이 100nm의 두께를 가진 도우핑 되지않은 다결정 실리콘층과 200nm의 두께를 가진 탄탈 규화물층으로 이루어져 있는 것을 특징으로 하는 제조공정.
  6. 제 1 항에 있어서, 단계 (e)의 붕소이온 주입이 5×1015㎝-2및 40KeV의 조사량 및 에너지로 수행되는 것을 특징으로 하는 제조공정.
  7. 제 1 항에 있어서, 단계 (f)의 고온처리가 최소 1시간, 최대 2시간동안 900℃에서 수행되는 것을 특징으로 하는 제조공정.
KR1019860009940A 1985-11-27 1986-11-25 고도로 집적된 회로의 제조공정 KR950002276B1 (ko)

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