KR0149659B1 - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법Info
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Abstract
본 발명은, 제1전도형으로 제1의 농도를 가지는 반도체 기판, 상기 반도체 기판 중에 상기 반도체 기판 표면에서 격리되어 형성된 제1전도형으로 제1의 농도보다 고 농도의 제2의 농도를 상기 기판표면에서 제1의 깊이에 가지는 띠모양의 제1불순물층과, 상기 반도체 기판상에 제1절연막을 거쳐서 형성된 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판중에 서로 격리되어 형성된 제2전도형으로 상기 반도체 기판 표면에서 제2의 깊이에 제3의 농도를 가지며, 하면이 상기 제1불순물층과 접하든가 그것보다 위에 존재하며, 또한 상기 제1불순물층에 가까운 부분에서 상기 게이트 전극 하측으로 향해서 돌출하는 형상으로 되는 제2불순물층과, 상기 게이트 전극의 측벽에 형성된 사이드웰 절연막과, 사이 사이드웰 절연막 옆의 상기 제2불순물층 중에 형성된 제2전도형으로 제3의 농도보다 고 농도인 제4의 농도를 갖는 제3불순물층을 갖는 반도체 장치를 제공한다.
Description
제1a 내지 1h도는 본 발명의 반도체 장치의 제조 방법의 일실시예를 도시하는 공정 순서 단면도, 특히 제1h도는 본발명의 반도체 장치의 일실시예를 도시하는 주요 단면도.
제2도, 제3도는 종래의 반도체 장치를 도시하는 주요 단면도.
제4도는 본 발명의 다른 실시예를 도시하는 주요 단면도.
제5도는 Gm MAX를 설명하는 그래프.
제6도는 LPUNCH를 설명하는 그래프.
제7도 및 제8도는 본 발명의 일실시예에 의한 기판 깊이 방향의 불순물 프로파일을 도시하는 그래프.
제9도 내지 제12도는 본 발명의 일실시예에 의한 핫 캐리어에 의한 Gm MAX의 열화율, 펀치트루를 일으키는 최소치수 LPUNCH를 도시하는 그래프.
제13도는 트랜지스터의 핫 캐리어에 의한 Gm 열화 시간 의존성을 도시하는 도면(A는 본 실시예를 도시하며, B는 종래예를 도시함).
* 도면의 주요부분에 대한 부호의 설명
101,201,301,401 : p형 실리콘 기판
102,202,302,402 : 소자 분리용 절연막
104,204,304,404 : 기판에서 고농도의 p형 불순물층
105,205,305,405 : 게이트 전극
106,306,406 : 저농도 n형 불순물층
108,308,408 : 사이드웰 절연막
109,209,309,409 : 고농도 n형 불순물층
본 발명은 반도체 장치, 특히 MOS형 또는 MIS형 반도체 장치의 구조 및 제조 방법에 관한 것이다.
근래, 반도체 장치는 더욱더 미세화, 고집적화되고 있다. MOS형 트랜지스터도 마찬가지이며, 그 소자 치수는 서브미크론 영역까지 미세화되고 있다. 이같이 미세화가 진전되면 게이트 전압에 관계없이 소스 드레인 간에 전류가 흐르고 마는 펀치트루(punch through)라는 현상이 일어난다. 이 문제를 해결하기 위해서 일본 특허공보 제54-16194호, 일본 특허공개 제53-127273호, 일본 특허공개 제60-180167호, 일본 특허공개 제60-235471호와 같이 기판 표면보다 깊은 부분의 불순물 농도를 짙게 하는 방법이 알려져 있다. 이것을 제2도에 의해 설명한다. 제2도에 있어서(201)은 p형 반도체로 되는 예컨대 p형 실리콘 기판, (202)는 소자 분리용 절연막, (203)은 게이트 절연막, (209)는 고 농도 n형 불순물층에 의한 소스 영역 및 드레인 영역, (205)는 게이트 전극, (204)는 반도체 기판(201)보다 불순물 농도가 짙은 p형 불순물층이다. 드레인에 전압을 가해서 드레인 공핍층이 넓어져도 p형 불순물층(204)에 의해 공핍층의 신장이 억제되며 펀치트루가 억제된다.
또, 전원전압 일정인 채 미세화를 추진하면 핫 캐리어(hot carrier)에 의한 특성의 열화가 일어난다. 이 문제를 해결하기 위해 LDD(Lightly Doped Drain)이라는 구조가 제안되고 있으나 이 LDD를 더욱 개량한 구조가 다음 문헌 1에 게재되어 있다(CHING-YEUWEI, J.M.Pimbley, Y.Nissan-Cohen, 개선된 핫-전자 신뢰도에 대한 매입 및 경사형 LDD 구조(Buried and Graded/Buried LDD Structures for Improved Hot-Elecron Reliability), IEEE Electron Device Lett., Vol. EDL-7, No.6, 380쪽 내지 382쪽, 1986.6월). 이것을 제3도에 의해 설명한다. 제3도에 있어서, (301)은 p형 반도체로 되는 p형 실리콘 기판, (302)는 산화막 등으로 되는 소자 분리용 절연막, (303)은 산화막으로 되는 게이트 절연막, (305)는 게이트 전극, (309)는 고 농도 n형 불순물층에 의한 소스 영역 및 드레인 영역, (306)은 저 농도 n형 불순물층에 의한 소스 영역 및 드레인 영역, (308)은 사이드웰 절연막, (304)는 반도체 기판(301)보다 불순물 농도가 짙은 p형 불순물층이다. (306)의 저 농도 n형 불순물층에 의한 소스 영역 및 드레인 영역은 MOS형 트랜지스터의 채널보다 깊고, 게이트 전극에서 안쪽으로 확장되어 있다. 이결과, 채널을 흐르는 전류 경로는 드레인단에서 아래쪽으로 구부러지며, 핫 캐리어의 발생 지점도 기판 내부로 이동하므로 발생한 핫 캐리어가 게이트 산화막과 채널의 계면으로 뛰어드는 수가 감소되며 핫 캐리어에 의한 MOS형 트랜지스터의 열화가 적어진다는 것이 알려져 있었다.
그러나, 제2도에 도시한 종래예로는 기판 표면보다 깊은 부분의 불순물 농도를 짙게 하고 있으므로 펀치트루는 일어나기 어려우나 드레인 근처에서의 전계 집중에 대해선 아무런 대책으로도 되어 있지 않으므로 핫 캐리어로 특성이 열화된다는 과제를 가지고 있었다.
또, 제3도에 도시한 종래예에선 핫 캐리어로 특성 열화는 적어지나 소스 영역 및 드레인 영역이 게이트 전극에서 안쪽으로 확장되어 있으므로 드레인 공핍층과 소스 공핍층이 연계되기 쉽게 되어 펀치트루되기 쉽다는 과제를 가지고 있었다. 또한, MOS형 트랜지스터의 임계 전압이 소정의 전압으로 되도록 반도체 기판(301)보다 불순물 농도가 짙은 p형 불순물층(304)을 반도체 기판(301)의 표면 부근에 형성하면 표면 부근에서 애벌란쉬(avalanche)현상이 일어나기 쉽게 되어 핫 캐리어에 의한 MOS형 트랜지스터의 열화가 오히려 커진다는 과제도 가지고 있었다.
그래서 본 발명은 이같은 과제를 해결하는 것이며, 그 목적으로 하는 바는 미세화해도 펀치트루하기 어렵고 핫 캐리어에 의한 특성 열화가 적은 MOS형 트랜지스터를 제공하는데 있다.
본 발명에 의한 실시예를 제1도는 써서 상세하게 설명한다. 또한 제1h도는 본 발명에 의한 MOS형 트랜지스터의 최종 공정 단면 도면인데, (101)은 반도체 기판이며 예컨대 p형 실리콘 기판, (102)는 소자 분리용 절연막, 예컨대 실리콘 산화막, (103)은 절연막 예컨대 실리콘 산화막으로 되는 게이트 절연막, (104)는 실리콘 기판보다 고 농도의 p형 불순물층, (105)는 게이트 전극, (106)은 저 농도 n형 불순물층에 의한 소스, 드레인 영역, (108)은 CVD 실리콘 산화막(107) 등으로 형성되는 사이드웰 절연막, (109)는 고 농도 n형 불순물층에 의한 소스, 드레인 영역, - 표는 p형 불순물층(104)의 불순물 농도의 최대가 되는 위치, x표는 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 위치이다.
우선 제1도 전형의 반도체 기판, 여기에선 p형 실리콘 기판(101)을 산화 분위기중에서 1000℃의 산화를 행하고 실리콘 산화막을 500Å 형성한다. 이어서 CVD 법으로 실리콘 질화막을 2000Å 형성한다. 다음에 사진 식각법으로 상기 실리콘 질화막의 불요 부분을 제거한 다음 습식(wet) 분위기중에서 1000℃의 산화를 행하고 약 1㎛의 두꺼운 산화막으로 되는 소자 분리용 절연막(102)을 형성하고 그 후 상기 실리콘 질화막을 제거한다. 이것들의 공정으로 제1a도와 같이 p형 실리콘 기판(101)상에 소자 분리용 절연막(102)으로 되는 실리콘 산화막이 형성된다. 다음에 산화성 분위기중에서 1000℃의 산화를 행하여 제1b도와 같이 p형 실리콘 기판(101)상에 200Å의 산화막으로 되는 게이트 절연막(103)을 형성한다. 다음에 제1c도와 같이 p형 불순물 예컨대 붕소를 1×1012cm-2내지 1×1014cm-2의 도즈량, 60KeV 내지 200KeV의 가속 전압으로 이온 주입함으로서 실리콘 기판보다 고 농도의 p형 불순물층(104)을 형성한다. 다음에 제1d도와 같이 CVD법으로 다결정 실리콘막을 6000Å 형성 후, 사진 식각법으로 불요 부분을 제거하고 게이트 전극(105)을 형성한다. 다음에 제1e도와 같이 게이트 전극(105) 및 실리콘 산화막으로 되는 소자 분리용 절연막(102)을 마스크에 n형 불순물 예컨데 인을 1×1012cm-2내지 1×1014cm-2의 도즈량에서 80KeV 내지 180KeV의 가속 전압으로 이온 주입함으로 소스, 드레인 영역의 저 농도에 n 형 불순물층(106)을 형성한다. 다음에 제1f도와 같이 CVD법으로 실리콘 산화막(107)을 반도체 기판(101)상 및 게이트 전극(105)상에 6000Å 형성후, 반응성 이온 에칭을 행함으로 제1g도와 같이 실리콘 산화막에 의한 사이드웰 절연막(108)을 형성한다. 다음에 제1h도와 같이 게이트 전극(105), 사이드웰 절연막(108) 및 소자 분리용 절연막(102)을 마스크에 n형 불순물 예컨대 비소를 1×1016cm-2의 도즈량, 60KeV의 가속 전압으로 이온 주입함으로서 소스, 드레인 영역의 고 농도 n형 불순물층(109)을 형성하는 최후에 이온 주입층의 활성화를 행하기 때문에 800℃ 내지 1100℃의 아닐을 행한다. 이같이 해서 형성된 MOS형 트랜지스터에선 P형 실리콘 기판(101)의 p형 불순물, 여기에선 보통의 불순물 농도를 5×1015cm-3으로 하면 저 농도 n형 불순물층(106)의 불순물 농도의 최대치는 1×1016cm-3내지 6×1018cm-3으로 되며 그 최대가 되는 실리콘 기판 표면부터 0.05 내지 0.25㎛의 깊이로 되며, 저농도 n형 불순물층(106)은 게이트 전극(105)보다 안쪽으로 0.05㎛ 내지 0.15㎛ 확장된다. 제9도는 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 위치의 깊이와 핫 캐리어에 의한 Gm의 열화율, 펀치트루를 일으키는 최소 치수의 그래프이다. 여기에서 GmMAX는 제5도와 같이 MOS형 트랜지스터의 전압 Vc와 드레인 전류 ID의 그래프에 있어서 ID를 Vc로 미분한 것이 Gm이며, 그 최대값을 GmMAX로 한다.또, 펀치트루를 일으키는 최대 치수는 제6도와 같이 게이트를 접지에 접속했을 때의 드레인 브레이크다운 전압 BVds과 게이트 길이 L의 그래프를 그리면, 게이트 길이 L이 어떤 게이트 길이보다 짧아지면 BVds가 저하된다. 이 게이트 길이를 펀치트루를 일으키는 최소 치수 LPUNCH로 한다.
제9도, 제10도로 상기 실시예의 범위에서 핫 캐리어에 의한 GmMAX의 열화율, 펀치트루를 일으키는 최소 치수와 더불어 양호한 값을 나태낸다. 이것은 다음과 같이 생각된다. 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 위치가 기판 표면에서부터 깊어질수록에 드레인 근처에서의 핫 캐리어의 발생 지점도 기판 표면에서부터 깊어지므로 핫 캐리어에 의한 GmMAX의 열화도 작아진다. 그러나, 펀치트루를 하기 쉬우므로 함부로 그 위치를 깊게 할 수는 없다. 최적한 범위가 있다. 또한, 저 농도 n형 불순물층(106)의 불순물 농도로 드레인 근처에서의 전계의 완화의 효과가 바뀌며 핫 캐리어에 의한 GmMAX의 열화도 변한다. 즉, 이 불순물 농도는 과도하게 짙어도 묽어도 핫 캐리어에 의한 GmMAX의 열화는 커진다. 그리고, 이 불순물 농도에 의해 펀치트루의 용이성도 변화되므로 최적한 범위가 있다. 이들 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 위치의 최적 범위는 핫 캐리어에 의한 GmMAX의 열화율을 8% 이하, 펀치트루를 일으키는 최소 치수를 0.8㎛ 이하로 하면 제9도에서 실리콘 기판 표면에서 0.05 내지 0.25㎛ 이며, 또한 바람직하기는 핫 캐리어에 의한 GmMAX의 열화율을 낮게 하는 0.08 내지 0.2㎛가 좋으며, 또한 바람직하기는 0.1 내지 0.18㎛가 좋다. 그리고, 저 농도 n형 불순물층(106)의 불순물 농도의 최적한 범위는 핫 캐리어에 의한 GmMAX의 열화율을 8%이하, 펀치트루를 일으키는 최소 치수를 0.8㎛이하로 하면, 제10도에서 1×1016cm-3내지 6×1018cm-3의 범위이며, 핫 캐리어에 의한 GmMAX의 열화율을 낮게 하는 데엔 2×1016cm-3내지 2×1018cm-3이 좋으며, 또한 바람직하기는 1×1017cm-3내지 1×1018cm-3의 범위가 좋다.
다음에 상기 실시예에 의하면 실리콘 기판보다 고 농도의 p형 불순물층(104)의 불순물 농도의 최대가 되는 위치는 실리콘 기판 표면에서 0.2㎛ 내지 0.55㎛의 깊이가 된다. 이때의 저 농도 n형 불순물층(106)과 p형 불순물층(104)의 깊이 방향의 불순물 프로파일을 제7도, 제8도에 도시한다. 제7도는 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 깊이가 0.15㎛, p형 불순물층(104)의 불순물 농도의 최대가 되는 깊이가 0.55㎛인 불순물 프로파일을 제8도는 저 농도 n형 불순물층(106)의 불순물 농도의 최대가 되는 깊이가 0.15㎛, p형 불순물층(104)의 불순물 농도의 최대가 되는 깊이가 0.2㎛인 불순물 파일을 도시한다. 이 도면을 보고 알 듯이 n형 불순물과 p형 불순물을 상쇄한 전체의 불순물 농도를 보면 저 농도 n형 불순물층(106)보다 깊은 장소에 실리콘 기판보다 불순물 농도가 짙은 p형 영역이 존재한다. 여기에서 제11도, 제12도로부터 상기 실시예의 범위에서 핫 캐리어에 의한 GmMAX의 열화율, 펀치트루를 일으키는 최소 치수와 더불어 양호한 값을 나타낸다. 이것은 다음과 같이 생각된다. p형 불순물층(104)에 의해 실리콘 기판(101)보다 불순물 농도가 짙은 p형 층이 저 농도 n형 불순물층(101)보다 불순물 농도가 짙은 p형 층이 저 농도 n형 불순물층(106)보다 깊은 위치에 만들어지면 드레인 공핍층의 신장이 막아지며, 펀치트루되기 어렵게 된다. 그러나, 함부로 깊게 하면 된다는 것은 아니다. 상기 p형 불순물층(104)의 깊이를 지나치게 깊게 하면 드레인 공핍층의 넓어지는 영역보다 상기 p형 불순물층(104)의 깊이가 깊어져서 드레인 공핍층의 신장을 억제하지 못하게 되며 도리어 펀치트루하기 쉽게 된다.
또, p형 불순물층(104)의 불순물 농도의 최대가 되는 위치를 깊게 함으로서 드레인 근처에서 드레인 전계에 의한 에벌란쉬 현상이 일어나는 지점이 기판에서 깊은 위치에 오므로 핫 캐리어에 의한 GmMAX의 열화도 적어진다. 그러나, p형 불순물층(104)의 깊이를 어떤 위치보다 깊게 해도 에벌란쉬 현상이 일어나는 지점은 변화되기 어려우므로 GmMAX의 열화도 그다지 개선되지 않게 된다.
이상의 것으로 p형 불순물층(104)의 불순물 농도의 최대가 되는 위치는 최적한 범위가 존재하며, 그 범위는 핫 캐리어에 의한 GmMAX의 열화율을 8% 이하, 펀치트루를 일으키는 최소 치수를 0.8㎛ 이하로 하면 제11도로 실리콘 기판 표면에서 0.2㎛ 내지 0.7㎛의 범위가 바람직하다. 그리고 제12도는 p형 불순물층(104)의 불순물 농도의 최대값과 핫 캐리어에 의한 GmMAX의 열화율, 펀치트루를 일으키는 최소 치수의 그래프인데 이 그래프로 p형 불순물층(104)의 불순물 농도의 최대값의 범위는 1×1016cm-3내지 3×1018cm-3이다.
또한, 제13도는 본 실시예 및 종래예에 의한 MOS 트랜지스터의 핫 캐리어에 의한 Gm 열화의 시간 의존성의 그래프를 도시한다. A는 본 실시예, B는 종래예를 나타내는 것이다. 이 도면으로 본 실시예에 의하면 종래예와 비교해서 핫 캐리어에 의한 Gm 열화가 약 1/5로 된다는 것을 알게 된다.
여기에선 실시예로서 p형 불순물층(104)의 p형 불순물로서 붕소를 사용했는데 알루미늄, 칼륨, 인듐을 사용해도 되며 붕소와 알루미늄이라고 말하듯이 이들 불순물을 조합시켜 도입해도 된다. 또, 저 농도 n형 불순물층의 n형 불순물로서 인을 썼는데, 비소, 안티몬을 써도 된다. 또, 고 농도 n형 불순물층의 n형 불순물로서 비소를 썼는데, 인, 안티몬을 써도되며 비소와 인과 같이 이들 불순물을 조합시켜 도입해도 된다.
또, 본 실시예에선 게이트 전극에 다결정 실리콘 막을 사용했는데 이것은 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속이어도 되며, 반도체막 예컨데 다결정 실리콘 막에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속 또는 그 실리사이드를 형성한 고융점 금속 폴리사이드막, 또는, 고융점 금속 자체 또는 그 실리사이드막 자체를 사용해도 된다. 또, 본 실시예에선 사이드웰 절연막에 CVD법으로 형성한 실리콘 산화막을 사용했는데 이것은 다결정 실리콘막을 산화한 실리콘 산화막을 써도 되며 실리콘 질화막을 사용해도 된다. 또한, 본 실시예에선 소자 분리 영역을 LOCOS법으로 형성했는데 제4도와 같이 반도체 기판에 홈을 판 다음, 산화막 등의 절연막으로 그 홈을 묻어 넣은 것을 소자 분리 영역으로 하는 트렌치 분리법을 써도 된다.
또한 본 실시예에선 제1도에 도시하는 트랜지스터를 SRAM의 메모리 셀의 플립플롭을 구성하는 트랜지스터에 사용하면 α선에 의한 소프트 에러에 대해서 강해진다. SRAM의 플립플롭을 구성하는 트랜지스터의 드레인 영역의 n형 확산층에 α선이 입사되면 N+확산층과 p형 기판간에 형성되어 있는 공핍층내에서 전자, 정공쌍이 발생한다. 발생된 전자는 상기 트랜지스터의 드레인 방향으로의 전계로 끌어 당겨지며 드레인 확산층으로 주입된다. 이때 드레인 확산층이 플립플롭의 Hi 상태이면, 주입된 전자로 전위는 내려가며 Low 상태로 반전되고 만다. 이것이 α선에 의한 소프트 에러인데 제1h도와 같은 본 실시예에선 드레인 확산층이 Hi 상태여도 n형 불순물층(106, 109) 및 p형 불순물층(104)로 공핍층의 폭이 좁아진다. 이 경우 드레인 영역의 n형 확산층에 α선이 입사되어도 상기 공핍층의 폭이 좁아지고 있으므로 공핍층내에서 발생하는 전자, 전공쌍의 양도 적어지므로 α선에 의한 소프트 에러에 강해진다.
본 실시예에선 n형 트랜지스터에 대해서 기술했는데, p채널 트랜지스터에 사용해도 마찬가지 효과가 얻어짐은 물론이다.
본 발명에 의하면 펀치트루 현상이 일어나기 어려우므로 MOS형 트랜지스터가 서브미크론 영역까지 미세화되며 LSI의 고집적화, 고속화가 가능해질 뿐 아니라 핫 캐리어에 의한 특성 열화가 적어지며, 나아사 SRAM의 메모리 셀에 사용하면 α선에 의한 소프트 에러에 강해지므로 LSI의 신뢰성 향상에 큰 역할을 다하는 효과가 있다.
Claims (12)
- 반도체 장치에 있어서, 제1전도형으로 제1의 농도를 가지는 반도체 기판, 상기 반도체 기판중에 상기 반도체 기판 표면에서 격리되어 형성된 제1전도형으로 제1의 농도보다 고 농도의 제2의 농도를 상기 반도체 기판 표면에서 제1의 깊이에 있는 띠모양의 제1불순물층과, 상기 반도체 기판상에 제1절연막을 거쳐서 형성된 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판중에 서로 격리되어 형성된 제2전도형으로 상기 반도체 기판 표면에서 제2의 깊이에 제3의 농도를 가지며, 하면이 상기 제1불순물층과 접하든가 그것보다 위에 존재하며, 또한 상기 제1불순물층에 가까운 부분에서 상기 게이트 전극 하측으로 향해서 돌출하는 형상으로 되는 제2불순물층과, 상기 게이트 전극의 측벽에 형성된 사이드웰 절연막과, 상기 사이드웰 절연막 옆의 상기 제2불순물층 중에 형성된 제2전도형으로 제3의 농도보다 고 농도인 제4의 농도를 갖는 제3불순물층을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1불순물층의 상기 제1의 깊이는 바람직하게는 0.2 내지 0.7㎛ 임을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 제1불순물층의 상기 제2의 농도는 바람직하게는 1×1016내지 3×1018cm-3임을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 제2불순물층의 상기 제2의 깊이는 바람직하게는 0.05 내지 0.25㎛임을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 제2불순물층의 상기 제3의 농도는 바람직하게는 1×1016내지 6×1018cm-3임을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1의 깊이는 0.2 내지 0.7㎛이고 상기 제2의 농도는 1×1016내지 3×1018cm-3인 상기 제1불순물층과, 상기 제2의 깊이는 0.05 내지 0.25㎛이고 상기 제3의 농도는 1×1016내지 6×1018cm-3인 제2불순물층을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 장치의 제조 방법에 있어서, 제1전도형인 반도체 기판상에 제1의 절연막을 형성하는 공정과, 제1전도형인 제1의 불순물을 상기 반도체 기판중에 이온 주입하는 공정과, 상기 제1의 절연막상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 해서 상기 반도체 기판과 역전도형인 제2전도형인 제2의 불순물을 상기 반도체 기판중에 그 불순물 농도의 피크가 상기 제1의 불순물 농도의 피크보다 얕아지도록 이온을 주입하는 공정과, 상기 게이트 전극에 제2의 절연막에 의한 사이드웰 절연막을 형성하는 공정과, 상기 게이트 전극 및 상기 사이드웰 절연막을 마스크에 제2전도형인 제3의 불순물을 상기 반도체 기판에 이온 주입하는 공정으로 되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항에 있어서, 사이드웰 절연막을 반도체 기판상 및 게이트 전극상에 제2의 절연막을 형성한 다음, 이방성 이온 에칭을 행함으로서 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항 또는 제8항에 있어서, 상기 제1의 불순물의 농도가 피크가 되는 상기 반도체 기판중에 있어서의 상기 반도체 기판 표면으로부터의 깊이는 바람직하게는 0.2 내지 0.7㎛이라는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항 또는 제8항에 있어서, 상기 제1의 불순물의 상기 반도체 기판중에 있어서의 농도 피크는 바람직하게는 1×1016내지 3×1018cm-3임을 특징으로 하는 반도체 장치 제조 방법.
- 제7항 또는 제8항에 있어서, 상기 제2의 불순물의 농도가 피크가 되는 상기 반도체 기판중에 있어서의 상기 반도체 기판 표면으로부터의 깊이는 바람직하게는 0.05 내지 0.25㎛임을 특징으로 하는 반도체 장치 제조 방법.
- 제7항 또는 제8항에 있어서, 상기 제2의 불순물의 상기 반도체 기판중에 있어서의 농도 피크는 바람직하게는 1×1016내지 6×1018cm-3임을 특징으로 하는 반도체 장치 제조 방법.
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