JPH0774355A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0774355A JPH0774355A JP23727093A JP23727093A JPH0774355A JP H0774355 A JPH0774355 A JP H0774355A JP 23727093 A JP23727093 A JP 23727093A JP 23727093 A JP23727093 A JP 23727093A JP H0774355 A JPH0774355 A JP H0774355A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタのソース・ドレインに用
いたときに短チャネル効果の影響抑止に有効な拡散層を
有する半導体装置を製造する。 【構成】 後段加速型イオン注入装置を用いてｐ型不純
物を半導体基板１にイオン注入してｐ型の拡散層を形成
するに際し、このｐ型の不純物のイオン注入よりも前
に、その打込み領域にその打込み深さよりも深い位置に
ｎ型の不純物をイオン注入する。このｎ型の不純物４に
よってｐ型の不純物の一部のイオン６が相殺され、半導
体基板１の深い位置のｐ型の拡散層が形成されなくな
り、浅いｐ型拡散層の形成が可能となる。
いたときに短チャネル効果の影響抑止に有効な拡散層を
有する半導体装置を製造する。 【構成】 後段加速型イオン注入装置を用いてｐ型不純
物を半導体基板１にイオン注入してｐ型の拡散層を形成
するに際し、このｐ型の不純物のイオン注入よりも前
に、その打込み領域にその打込み深さよりも深い位置に
ｎ型の不純物をイオン注入する。このｎ型の不純物４に
よってｐ型の不純物の一部のイオン６が相殺され、半導
体基板１の深い位置のｐ型の拡散層が形成されなくな
り、浅いｐ型拡散層の形成が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は後段加速型のイオン注入
装置を用いて、ウェハ基板内に不純物を注入して拡散層
を形成した半導体装置と、その製造方法に関する。
装置を用いて、ウェハ基板内に不純物を注入して拡散層
を形成した半導体装置と、その製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳトランジスタのソース・
ドレインを形成するために不純物をウェハ基板にイオン
注入する際に、後段加速型のイオン注入装置が用いられ
る。図４（ａ）はこれを説明する図であり、例えばｎ型
シリコン基板３１にゲート絶縁膜３２を形成し、ゲート
電極３３を形成した後にｐ型のソース・ドレインを形成
するために後段加速型のイオン注入装置によってＢＦ2
（フッ化ボロン）をイオン注入する。このときの注入条
件は、例えば、イオン種が49ＢＦ2 + ，加速エネルギ７
０ＫｅＶ（イオン引出し電圧２０ＫｅＶ＋後段加速電圧
５０ＫｅＶ），注入ドーズ量５０Ｅ１５ｃｍ-2，ビーム
電流１ｍＡとする。
ドレインを形成するために不純物をウェハ基板にイオン
注入する際に、後段加速型のイオン注入装置が用いられ
る。図４（ａ）はこれを説明する図であり、例えばｎ型
シリコン基板３１にゲート絶縁膜３２を形成し、ゲート
電極３３を形成した後にｐ型のソース・ドレインを形成
するために後段加速型のイオン注入装置によってＢＦ2
（フッ化ボロン）をイオン注入する。このときの注入条
件は、例えば、イオン種が49ＢＦ2 + ，加速エネルギ７
０ＫｅＶ（イオン引出し電圧２０ＫｅＶ＋後段加速電圧
５０ＫｅＶ），注入ドーズ量５０Ｅ１５ｃｍ-2，ビーム
電流１ｍＡとする。
【０００３】このような後段加速型イオン注入装置で49
ＢＦ2 + イオン５をシリコン基板に注入を行うと、イオ
ン注入装置内で49ＢＦ2 + イオン５と残留ガス（例えば
Ｎ2）の衝突により、49ＢＦ2 + イオン５から11Ｂ+ イ
オン６が分離してしまう。その状態で後段加速型装置で
は、49ＢＦ2 + イオン５から分離した11Ｂ+ イオン６が
50ＫｅＶのエネルギで加速され、49ＢＦ2 + イオン５と
同時にシリコン基板３１に注入されることになる。
ＢＦ2 + イオン５をシリコン基板に注入を行うと、イオ
ン注入装置内で49ＢＦ2 + イオン５と残留ガス（例えば
Ｎ2）の衝突により、49ＢＦ2 + イオン５から11Ｂ+ イ
オン６が分離してしまう。その状態で後段加速型装置で
は、49ＢＦ2 + イオン５から分離した11Ｂ+ イオン６が
50ＫｅＶのエネルギで加速され、49ＢＦ2 + イオン５と
同時にシリコン基板３１に注入されることになる。
【０００４】このため、イオン注入後の熱処理を行う
と、図４（ｂ）のようにシリコン基板３１内には49ＢＦ
2 + イオン５により形成される拡散層３４（ｐ型）と、
11Ｂ+イオン６により形成される拡散層３５（ｐ型）が
形成される。図５は形成された拡散層のデプスプロファ
イル（ＳＩＭＳ分析結果）である。この例では、ＢＦ2
注入によるデプスプロファイル１２のピークはシリコン
基板内打込み深さ８００Åで１６００Å付近からデプス
プロファイルの裾引きが始まっている。
と、図４（ｂ）のようにシリコン基板３１内には49ＢＦ
2 + イオン５により形成される拡散層３４（ｐ型）と、
11Ｂ+イオン６により形成される拡散層３５（ｐ型）が
形成される。図５は形成された拡散層のデプスプロファ
イル（ＳＩＭＳ分析結果）である。この例では、ＢＦ2
注入によるデプスプロファイル１２のピークはシリコン
基板内打込み深さ８００Åで１６００Å付近からデプス
プロファイルの裾引きが始まっている。
【０００５】
【発明が解決しようとする課題】このように、従来の後
段加速型イオン注入装置で形成される拡散層は、49ＢＦ
2 + イオンにより形成される拡散層３４と11Ｂ+ イオン
により形成される拡散層３５とで構成されることにな
り、かつシリコン基板３１内での各拡散層３４，３５の
深さが異なるため、全体として裾が長く緩慢なデプスプ
ロファイル特性となる。このため、近年の集積回路のよ
うに、集積度が上がり、そのため個々のトランジスタの
小型化が図られている場合には、短チャネル効果の影響
が大きくなり、トランジスタの特性変動を引き起こす原
因になるという問題がある。本発明の目的は、短チャネ
ル効果の影響抑止に有効な拡散層を有する半導体装置を
提供することにある。また、本発明の他の目的は、短チ
ャネル効果の影響抑止に有効な拡散層の製造方法を提供
することにある。
段加速型イオン注入装置で形成される拡散層は、49ＢＦ
2 + イオンにより形成される拡散層３４と11Ｂ+ イオン
により形成される拡散層３５とで構成されることにな
り、かつシリコン基板３１内での各拡散層３４，３５の
深さが異なるため、全体として裾が長く緩慢なデプスプ
ロファイル特性となる。このため、近年の集積回路のよ
うに、集積度が上がり、そのため個々のトランジスタの
小型化が図られている場合には、短チャネル効果の影響
が大きくなり、トランジスタの特性変動を引き起こす原
因になるという問題がある。本発明の目的は、短チャネ
ル効果の影響抑止に有効な拡散層を有する半導体装置を
提供することにある。また、本発明の他の目的は、短チ
ャネル効果の影響抑止に有効な拡散層の製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面から所要の深さ位置に不純物濃度のピ
ークを有し、この深さ位置から更に深い位置に向けて不
純物濃度が急峻に低下される特性の拡散層を有する。ま
た、本発明の製造方法は、 後段加速型イオン注入装置
を用いて不純物を半導体基板にイオン注入して一導電型
の拡散層を形成するに際し、この一導電型の不純物のイ
オン注入よりも前に、その打込み領域にその打込み深さ
よりも深い位置に逆導電型の不純物をイオン注入する。
この場合、一導電型の不純物濃度と、この一導電型の不
純物が打込まれた半導体基板の深さ位置における逆導電
型の不純物濃度とを略等しく制御する。
半導体基板の表面から所要の深さ位置に不純物濃度のピ
ークを有し、この深さ位置から更に深い位置に向けて不
純物濃度が急峻に低下される特性の拡散層を有する。ま
た、本発明の製造方法は、 後段加速型イオン注入装置
を用いて不純物を半導体基板にイオン注入して一導電型
の拡散層を形成するに際し、この一導電型の不純物のイ
オン注入よりも前に、その打込み領域にその打込み深さ
よりも深い位置に逆導電型の不純物をイオン注入する。
この場合、一導電型の不純物濃度と、この一導電型の不
純物が打込まれた半導体基板の深さ位置における逆導電
型の不純物濃度とを略等しく制御する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の製造方法を工程順に示す断面図であ
る。先ず、図１（ａ）のように、ｎ型シリコン基板１の
表面にゲート絶縁膜としてシリコン酸化膜２を形成し、
その上に多結晶シリコンを所要パターンに形成してゲー
ト電極３を形成する。そして、このゲート電極３をマス
クにした自己整合法により、ソース・ドレインの形成領
域にＰ（リン）イオン４をイオン注入する。このＰのイ
オン注入条件は、イオン種が31Ｐ+ ，加速エネルギ１３
０ＫｅＶ，注入ドーズ量３．０Ｅ１３ｃｍ-2，ビーム電
流１２０Ａである。これにより、図１（ｂ）のように、
シリコン基板１のソース・ドレイン形成領域の深さ約１
８００Åの近傍に31Ｐ+ イオン４が打ち込まれる。
る。図１は本発明の製造方法を工程順に示す断面図であ
る。先ず、図１（ａ）のように、ｎ型シリコン基板１の
表面にゲート絶縁膜としてシリコン酸化膜２を形成し、
その上に多結晶シリコンを所要パターンに形成してゲー
ト電極３を形成する。そして、このゲート電極３をマス
クにした自己整合法により、ソース・ドレインの形成領
域にＰ（リン）イオン４をイオン注入する。このＰのイ
オン注入条件は、イオン種が31Ｐ+ ，加速エネルギ１３
０ＫｅＶ，注入ドーズ量３．０Ｅ１３ｃｍ-2，ビーム電
流１２０Ａである。これにより、図１（ｂ）のように、
シリコン基板１のソース・ドレイン形成領域の深さ約１
８００Åの近傍に31Ｐ+ イオン４が打ち込まれる。
【０００８】次いで、図１（ｃ）のように、前記シリコ
ン基板１に対して、今度は後段加速型イオン注入装置に
よりＢＦ2 をイオン注入する。このＢＦ2 のイオン注入
条件は、イオン種が49ＢＦ2 + ，加速エネルギ７０Ｋｅ
Ｖ（イオン引出電圧２０ＫｅＶ＋後段加速電圧５０Ｋｅ
Ｖ），注入ドーズ量５．０Ｅ１５ｃｍ-2，ビーム電流１
ｍＡである。これにより、シリコン基板１の深さ８００
Å近傍にピークをもつイオン注入が行われる。そして、
このときに、イオン注入装置内で49ＢＦ2 + イオン５と
残留ガス（例えばＮ2 ）の衝突により、49ＢＦ2 + イオ
ンから11Ｂ+ イオン６が分離され、この11Ｂ+ イオン６
が５０ＫｅＶの加速エネルギで加速されてシリコン基板
１に同時にイオン注入されることは前記した通りであ
る。
ン基板１に対して、今度は後段加速型イオン注入装置に
よりＢＦ2 をイオン注入する。このＢＦ2 のイオン注入
条件は、イオン種が49ＢＦ2 + ，加速エネルギ７０Ｋｅ
Ｖ（イオン引出電圧２０ＫｅＶ＋後段加速電圧５０Ｋｅ
Ｖ），注入ドーズ量５．０Ｅ１５ｃｍ-2，ビーム電流１
ｍＡである。これにより、シリコン基板１の深さ８００
Å近傍にピークをもつイオン注入が行われる。そして、
このときに、イオン注入装置内で49ＢＦ2 + イオン５と
残留ガス（例えばＮ2 ）の衝突により、49ＢＦ2 + イオ
ンから11Ｂ+ イオン６が分離され、この11Ｂ+ イオン６
が５０ＫｅＶの加速エネルギで加速されてシリコン基板
１に同時にイオン注入されることは前記した通りであ
る。
【０００９】このＢＦ2 のイオン注入により、図５に示
したようなデプスプロファイルでのｎ型拡散層が形成さ
れることになるが、このときシリコン基板１の深さ１８
００Åの近傍には図１（ａ）の工程でイオン注入された
31Ｐ+ イオン４が存在しているため、この深さにまで注
入された11Ｂ+ イオン６が31Ｐ+ イオン４と相殺され
る。したがって、その後の工程で熱処理を行って図１
（ｄ）のようにソース・ドレインとしてのｐ型拡散層７
を形成すると、このｐ型拡散層７は49ＢＦ2 + イオン５
によって形成されるｐ型拡散層のみで構成され、それよ
りも深い領域に11Ｂ+イオン６によるｐ型拡散層が存在
されることは殆どない。
したようなデプスプロファイルでのｎ型拡散層が形成さ
れることになるが、このときシリコン基板１の深さ１８
００Åの近傍には図１（ａ）の工程でイオン注入された
31Ｐ+ イオン４が存在しているため、この深さにまで注
入された11Ｂ+ イオン６が31Ｐ+ イオン４と相殺され
る。したがって、その後の工程で熱処理を行って図１
（ｄ）のようにソース・ドレインとしてのｐ型拡散層７
を形成すると、このｐ型拡散層７は49ＢＦ2 + イオン５
によって形成されるｐ型拡散層のみで構成され、それよ
りも深い領域に11Ｂ+イオン６によるｐ型拡散層が存在
されることは殆どない。
【００１０】図２はそのデプスプロファイルであり、シ
リコン基板１の深い位置において、破線で示される11Ｂ
+ イオン６によるｐ型イオンの濃度分布が、同図に鎖線
で示される31Ｐ+ イオン４の濃度分布によって相殺さ
れ、11Ｂ+ イオン６によるｐ型拡散層が形成されること
がないため、実線で示すように49ＢＦ2 + イオン５によ
るｐ型拡散層のみとなり、結果として基板の深い位置で
の濃度分布が急峻なプロファイルのｐ拡散層７を形成す
ることが可能となる。したがって、ＭＯＳトランジスタ
のソース・ドレインの拡散層を浅く形成でき、小型トラ
ンジスタにおける短チャネル効果の影響を緩和し、特性
の安定化が実現できる。
リコン基板１の深い位置において、破線で示される11Ｂ
+ イオン６によるｐ型イオンの濃度分布が、同図に鎖線
で示される31Ｐ+ イオン４の濃度分布によって相殺さ
れ、11Ｂ+ イオン６によるｐ型拡散層が形成されること
がないため、実線で示すように49ＢＦ2 + イオン５によ
るｐ型拡散層のみとなり、結果として基板の深い位置で
の濃度分布が急峻なプロファイルのｐ拡散層７を形成す
ることが可能となる。したがって、ＭＯＳトランジスタ
のソース・ドレインの拡散層を浅く形成でき、小型トラ
ンジスタにおける短チャネル効果の影響を緩和し、特性
の安定化が実現できる。
【００１１】図３は本発明の他の実施例の断面図であ
る。この実施例ではＣＭＯＳに適用した例を示してお
り、ｎ型シリコン基板１１の一部領域にｐ型埋込層１２
とｎ型埋込層１３を形成し、かつその上にｐ型エピタキ
シャル層１４を形成する。そして、前記ｎ型埋込層上の
ｐ型エピタキシャル層にｎ型不純物を導入してｎ型ウェ
ル１５を形成する。また、ｐ型埋込層１２上のｐ型エピ
タキシャル層１４にはｐ型拡散層１６を形成して素子間
分離を行っている。そして、前記ｐ型エピタキシャル層
１４及びｎ型ウェル１５の表面にゲート絶縁膜１７及び
フィールド絶縁膜１８を形成し、その上にゲート電極１
９を形成した後、ｐ型エピタキシャル層１４にｎ型不純
物をイオン注入してｎ型ソース・ドレイン領域２０を形
成する。
る。この実施例ではＣＭＯＳに適用した例を示してお
り、ｎ型シリコン基板１１の一部領域にｐ型埋込層１２
とｎ型埋込層１３を形成し、かつその上にｐ型エピタキ
シャル層１４を形成する。そして、前記ｎ型埋込層上の
ｐ型エピタキシャル層にｎ型不純物を導入してｎ型ウェ
ル１５を形成する。また、ｐ型埋込層１２上のｐ型エピ
タキシャル層１４にはｐ型拡散層１６を形成して素子間
分離を行っている。そして、前記ｐ型エピタキシャル層
１４及びｎ型ウェル１５の表面にゲート絶縁膜１７及び
フィールド絶縁膜１８を形成し、その上にゲート電極１
９を形成した後、ｐ型エピタキシャル層１４にｎ型不純
物をイオン注入してｎ型ソース・ドレイン領域２０を形
成する。
【００１２】また、ｎ型ウェル１５には、予め所定深さ
位置にまでｎ型不純物（31Ｐ+ イオン）をイオン注入し
ておき、その上でｐ型不純物として31Ｐ+ イオンを後段
加速型イオン注入装置によりイオン注入する。これによ
り、ｎ型ウェル１５の深い位置での11Ｂ+ イオンが31Ｐ
+ イオンによって相殺され、基板の深い位置での濃度プ
ロファイルが急峻でかつ浅いｐ型ソース・ドレイン領域
２１が形成される。
位置にまでｎ型不純物（31Ｐ+ イオン）をイオン注入し
ておき、その上でｐ型不純物として31Ｐ+ イオンを後段
加速型イオン注入装置によりイオン注入する。これによ
り、ｎ型ウェル１５の深い位置での11Ｂ+ イオンが31Ｐ
+ イオンによって相殺され、基板の深い位置での濃度プ
ロファイルが急峻でかつ浅いｐ型ソース・ドレイン領域
２１が形成される。
【００１３】なお、前記実施例では、11Ｂ+ イオンと31
Ｐ+ イオンの濃度を略等しくて両者を相殺させている
が、31Ｐ+ イオンの濃度を11Ｂ+ イオンの濃度よりも高
くすれば、相殺が49ＢＦ2 + イオンによる拡散層の深い
位置にまで及び、この49ＢＦ2 + イオンによる拡散層の
深さを更に浅く形成することができる。但し、この31Ｐ
+ イオンの濃度を余り高くすると、形成したｐ型拡散層
の下層にｎ型拡散層が生じることになり、接合容量の増
大等の別の問題が生じるおそれがあり、好ましくはな
い。また、前記実施例ではＢＦ2 イオンをイオン注入す
る例について説明したが、一のイオン種から他のイオン
種が分離されてイオン注入され、この分離されたイオン
種が基板の深い位置に注入されるようなイオンを用いる
場合には、本発明を同様に適用することができる。
Ｐ+ イオンの濃度を略等しくて両者を相殺させている
が、31Ｐ+ イオンの濃度を11Ｂ+ イオンの濃度よりも高
くすれば、相殺が49ＢＦ2 + イオンによる拡散層の深い
位置にまで及び、この49ＢＦ2 + イオンによる拡散層の
深さを更に浅く形成することができる。但し、この31Ｐ
+ イオンの濃度を余り高くすると、形成したｐ型拡散層
の下層にｎ型拡散層が生じることになり、接合容量の増
大等の別の問題が生じるおそれがあり、好ましくはな
い。また、前記実施例ではＢＦ2 イオンをイオン注入す
る例について説明したが、一のイオン種から他のイオン
種が分離されてイオン注入され、この分離されたイオン
種が基板の深い位置に注入されるようなイオンを用いる
場合には、本発明を同様に適用することができる。
【００１４】
【発明の効果】以上説明したように本発明の半導体装置
は、半導体基板の表面から所要の深さ位置に不純物濃度
のピークを有し、この深さ位置から更に深い位置に向け
て不純物濃度が急峻に低下される特性の拡散層を有して
いるので、高濃度で浅い拡散層を形成でき、微細なＭＯ
Ｓトランジスタのソース・ドレインに適用した場合には
短チャネル効果の影響を防止して特性を改善したＭＯＳ
トランジスタを得ることが可能となる。また、本発明の
製造方法は、後段加速型イオン注入装置を用いて不純物
を半導体基板にイオン注入して一導電型の拡散層を形成
するに際し、この一導電型の不純物のイオン注入よりも
前に、その打込み領域にその打込み深さよりも深い位置
に逆導電型の不純物をイオン注入することにより、半導
体基板の深い位置における逆導電型の不純物濃度を低下
させ、この深さ位置における拡散層の濃度を低下させ、
実質的に浅い拡散層を形成することが可能となる。この
場合、一導電型の不純物濃度と、この一導電型の不純物
が打込まれた半導体基板の深さ位置における逆導電型の
不純物濃度とを略等しくすることで、各不純物を相殺さ
せ、逆導電型の拡散層を形成することがなく、高濃度で
浅い拡散層の形成が実現できる。
は、半導体基板の表面から所要の深さ位置に不純物濃度
のピークを有し、この深さ位置から更に深い位置に向け
て不純物濃度が急峻に低下される特性の拡散層を有して
いるので、高濃度で浅い拡散層を形成でき、微細なＭＯ
Ｓトランジスタのソース・ドレインに適用した場合には
短チャネル効果の影響を防止して特性を改善したＭＯＳ
トランジスタを得ることが可能となる。また、本発明の
製造方法は、後段加速型イオン注入装置を用いて不純物
を半導体基板にイオン注入して一導電型の拡散層を形成
するに際し、この一導電型の不純物のイオン注入よりも
前に、その打込み領域にその打込み深さよりも深い位置
に逆導電型の不純物をイオン注入することにより、半導
体基板の深い位置における逆導電型の不純物濃度を低下
させ、この深さ位置における拡散層の濃度を低下させ、
実質的に浅い拡散層を形成することが可能となる。この
場合、一導電型の不純物濃度と、この一導電型の不純物
が打込まれた半導体基板の深さ位置における逆導電型の
不純物濃度とを略等しくすることで、各不純物を相殺さ
せ、逆導電型の拡散層を形成することがなく、高濃度で
浅い拡散層の形成が実現できる。
【図１】本発明の製造方法を用いてＭＯＳトランジスタ
を製造する工程の一部を工程順に示す断面図である。
を製造する工程の一部を工程順に示す断面図である。
【図２】本発明で製造される半導体装置の不純物拡散層
のデプスプロファイルである。
のデプスプロファイルである。
【図３】本発明の製造方法を適用したＣＭＯＳの断面図
である。
である。
【図４】従来の製造方法の工程一部と製造されたＭＯＳ
トランジスタの一部を示す断面図である。
トランジスタの一部を示す断面図である。
【図５】従来の製造方法で製造される半導体装置の不純
物拡散層のデプスプロファイルである。
物拡散層のデプスプロファイルである。
１ ｎ型シリコン基板 ３ ゲート電極 ４ 31Ｐ+ イオン ５ 49ＢＦ2 + ６ 11Ｂ+ イオン ７ ｐ型ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｓ
Claims (3)
- 【請求項１】 半導体基板の表面から所要の深さ位置に
不純物濃度のピークを有し、この深さ位置から更に深い
位置に向けて不純物濃度が急峻に低下される特性の拡散
層を有する半導体装置。 - 【請求項２】 後段加速型イオン注入装置を用いて不純
物を半導体基板にイオン注入し、一導電型の拡散層を形
成するに際し、前記不純物のイオン注入よりも前に前記
不純物の打込み領域にその打込み深さよりも深い位置に
逆導電型の不純物をイオン注入することを特徴とする半
導体装置の製造方法。 - 【請求項３】 一導電型の不純物濃度と、この一導電型
の不純物が打込まれた半導体基板の深さ位置における逆
導電型の不純物濃度とを略等しく制御する請求項２の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23727093A JPH0774355A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23727093A JPH0774355A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774355A true JPH0774355A (ja) | 1995-03-17 |
Family
ID=17012912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23727093A Pending JPH0774355A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270044A (ja) * | 2005-03-22 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207928A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0254537A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-08-31 JP JP23727093A patent/JPH0774355A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPH01207928A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0254537A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270044A (ja) * | 2005-03-22 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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