JPH0722623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0722623A JPH0722623A JP16687693A JP16687693A JPH0722623A JP H0722623 A JPH0722623 A JP H0722623A JP 16687693 A JP16687693 A JP 16687693A JP 16687693 A JP16687693 A JP 16687693A JP H0722623 A JPH0722623 A JP H0722623A
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- source
- concentration
- drain
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Abstract
(57)【要約】
【目的】 パンチスルー防止構造を有する電界効果トラ
ンジスタにおいても効果的にソース・ドレイン寄生容量
を低減し、トランジスタの動作の高速化を図ること。 【構成】 Ｐウェル１内にパンチスルー防止構造３を形
成し、Ｐウェル１表面にゲート絶縁膜４を介して形成し
たゲート電極５およびゲート側壁６をマスクとして、ま
ずチャネリング現象を利用して低濃度ソース・ドレイン
領域７を形成し、次に、イオン注入時に加速電圧・ドー
ズ量・注入角度を調整し中濃度ソース・ドレイン領域８
を形成し、同様に、高濃度中濃度ソース・ドレイン領域
９を形成する。このようなイオン注入を実施すること
で、パンチスルー防止構造を有する電界効果トランジス
タにおいてもトランジスタ動作の高速化が図れる不純物
分布を制御性よく形成できる。
ンジスタにおいても効果的にソース・ドレイン寄生容量
を低減し、トランジスタの動作の高速化を図ること。 【構成】 Ｐウェル１内にパンチスルー防止構造３を形
成し、Ｐウェル１表面にゲート絶縁膜４を介して形成し
たゲート電極５およびゲート側壁６をマスクとして、ま
ずチャネリング現象を利用して低濃度ソース・ドレイン
領域７を形成し、次に、イオン注入時に加速電圧・ドー
ズ量・注入角度を調整し中濃度ソース・ドレイン領域８
を形成し、同様に、高濃度中濃度ソース・ドレイン領域
９を形成する。このようなイオン注入を実施すること
で、パンチスルー防止構造を有する電界効果トランジス
タにおいてもトランジスタ動作の高速化が図れる不純物
分布を制御性よく形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、高集積化・高速化を可能とする電界効果
型半導体装置の製造方法に関するものである。
に関し、特に、高集積化・高速化を可能とする電界効果
型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、電界効果トランジスタは微細化に
より高集積化・高速化が可能となってきている。しかし
微細化に伴いソース・ドレイン等の寄生容量が増大し、
このような寄生素子の影響が大きくなってくるとトラン
ジスタの動作の高速化は制限されてしまう。そのため、
ソース・ドレインの寄生容量を低減する方法として、例
えば図８に示すような特開平３−１７３４４１号公報に
開示された製造方法が提案されている。
より高集積化・高速化が可能となってきている。しかし
微細化に伴いソース・ドレイン等の寄生容量が増大し、
このような寄生素子の影響が大きくなってくるとトラン
ジスタの動作の高速化は制限されてしまう。そのため、
ソース・ドレインの寄生容量を低減する方法として、例
えば図８に示すような特開平３−１７３４４１号公報に
開示された製造方法が提案されている。
【０００３】同図において４１はＰ型シリコン基板、４
２は基板４１上に形成されたフィールド酸化膜、４３は
ゲート酸化膜、４４は多結晶シリコンゲート電極であ
る。４５はゲート側壁４６の形成前に、多結晶シリコン
ゲート電極４４をマスクとして砒素等の不純物を非チャ
ネリング方向からイオン注入して形成されるソース・ド
レイン領域であり、低濃度で浅いＮ型の不純物領域であ
る。この領域４５は微細な電界効果トランジスタで発生
する高電界を緩和する電界緩和層として働く。４７はゲ
ート側壁４６の形成後に、多結晶シリコンゲート電極４
４およびゲート側壁４６をマスクとしてリン等の不純物
をイオン注入して形成される高濃度のソース・ドレイン
領域である。このソース・ドレイン領域４７を形成する
際、従来は非チャネリング方向から、例えば結晶軸方向
から７゜ずらしてイオン注入していたが、この例ではチ
ャネリング方向から２〜３゜だけずらしてイオン注入す
るようにしている。これによって形成される深さ方向の
不純物濃度勾配は最も緩やかであり、従ってこの部分で
接合容量を小さくすることができ、トランジスタの動作
の高速化を図ることができる。
２は基板４１上に形成されたフィールド酸化膜、４３は
ゲート酸化膜、４４は多結晶シリコンゲート電極であ
る。４５はゲート側壁４６の形成前に、多結晶シリコン
ゲート電極４４をマスクとして砒素等の不純物を非チャ
ネリング方向からイオン注入して形成されるソース・ド
レイン領域であり、低濃度で浅いＮ型の不純物領域であ
る。この領域４５は微細な電界効果トランジスタで発生
する高電界を緩和する電界緩和層として働く。４７はゲ
ート側壁４６の形成後に、多結晶シリコンゲート電極４
４およびゲート側壁４６をマスクとしてリン等の不純物
をイオン注入して形成される高濃度のソース・ドレイン
領域である。このソース・ドレイン領域４７を形成する
際、従来は非チャネリング方向から、例えば結晶軸方向
から７゜ずらしてイオン注入していたが、この例ではチ
ャネリング方向から２〜３゜だけずらしてイオン注入す
るようにしている。これによって形成される深さ方向の
不純物濃度勾配は最も緩やかであり、従ってこの部分で
接合容量を小さくすることができ、トランジスタの動作
の高速化を図ることができる。
【０００４】一方、通常の電界効果トランジスタはパン
チスルー防止構造を有しており、表面より深さ０．１〜
０．５μｍのＰｗｅｌｌ領域で不純物濃度がやや高濃度
（１〜３×１０17ｃｍ-3）に設定されている。従ってこ
の領域においてはこの濃度を上回る濃度でもってソース
・ドレインを形成しなければならない。
チスルー防止構造を有しており、表面より深さ０．１〜
０．５μｍのＰｗｅｌｌ領域で不純物濃度がやや高濃度
（１〜３×１０17ｃｍ-3）に設定されている。従ってこ
の領域においてはこの濃度を上回る濃度でもってソース
・ドレインを形成しなければならない。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た従来技術によってこの要求を満たすためには、ソース
・ドレイン領域４７を形成する際イオンを高エネルギー
で注入するか高ドーズで注入することが必要となる。高
エネルギーでイオン注入すると不純物が深くまで分布す
る一方で横方向の広がりも増大する。これはかえってパ
ンチスルーを引き起こす原因となる。
た従来技術によってこの要求を満たすためには、ソース
・ドレイン領域４７を形成する際イオンを高エネルギー
で注入するか高ドーズで注入することが必要となる。高
エネルギーでイオン注入すると不純物が深くまで分布す
る一方で横方向の広がりも増大する。これはかえってパ
ンチスルーを引き起こす原因となる。
【０００６】また、高ドーズでイオン注入すると注入さ
れたイオンによりシリコン基板が損傷を受けアモルファ
ス化するため、深さ方向の不純物分布は低ドーズのもの
とは異なってくる。すなわちチャネリング方向から２〜
３゜ずらしてイオン注入しても期待された不純物濃度勾
配の緩やかな分布はもはや実現されない。従ってソース
・ドレインの寄生容量を効果的に低減できないことにな
る。
れたイオンによりシリコン基板が損傷を受けアモルファ
ス化するため、深さ方向の不純物分布は低ドーズのもの
とは異なってくる。すなわちチャネリング方向から２〜
３゜ずらしてイオン注入しても期待された不純物濃度勾
配の緩やかな分布はもはや実現されない。従ってソース
・ドレインの寄生容量を効果的に低減できないことにな
る。
【０００７】このように、パンチスルー防止構造と高速
動作とを同時に満たすような構造を得ることは非常に困
難である。そこで本発明の目的とするところは、上記問
題点を解決し、パンチスルー防止構造を有するトランジ
スタにおいてもソース・ドレインの寄生容量を効果的に
低減することのできる半導体装置の製造方法を提供する
ことである。
動作とを同時に満たすような構造を得ることは非常に困
難である。そこで本発明の目的とするところは、上記問
題点を解決し、パンチスルー防止構造を有するトランジ
スタにおいてもソース・ドレインの寄生容量を効果的に
低減することのできる半導体装置の製造方法を提供する
ことである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに成された本発明による半導体装置の製造方法は、一
導電型を有しパンチスルー防止構造を有する半導体基板
上に、ゲート酸化膜を介して形成したゲート電極、およ
び該ゲート電極の側壁に形成したサイドウォールをマス
クとして、チャネリング方向から逆導電型のイオンを注
入して低濃度のソース・ドレイン不純物領域を形成する
工程と、前記ゲート電極およびサイドウォールをマスク
として、引き続き一回以上逆導電型のイオンを注入して
中濃度および高濃度のソース・ドレイン不純物領域を形
成する工程とを有することを特徴とする。
めに成された本発明による半導体装置の製造方法は、一
導電型を有しパンチスルー防止構造を有する半導体基板
上に、ゲート酸化膜を介して形成したゲート電極、およ
び該ゲート電極の側壁に形成したサイドウォールをマス
クとして、チャネリング方向から逆導電型のイオンを注
入して低濃度のソース・ドレイン不純物領域を形成する
工程と、前記ゲート電極およびサイドウォールをマスク
として、引き続き一回以上逆導電型のイオンを注入して
中濃度および高濃度のソース・ドレイン不純物領域を形
成する工程とを有することを特徴とする。
【０００９】
【作用】上記のように本発明によると、一導電型を有し
パンチスルー防止構造を有する半導体基板上に、ゲート
酸化膜を介して形成したゲート電極および該ゲート電極
の側壁に形成したサイドウォールをマスクとして、チャ
ネリング方向から逆導電型のイオンを注入して低濃度の
ソース・ドレイン不純物領域を形成し、同じくゲート電
極およびサイドウォールをマスクとして、引き続き一回
以上逆導電型イオンを注入して中濃度および高濃度のソ
ース・ドレイン不純物領域を形成するようにしているた
め、パンチスルー防止構造を有する前記半導体基板にお
いても、制御性よく所望の濃度勾配を有するソース・ド
レイン不純物領域を形成することができるとともに、該
ソース・ドレイン不純物領域がパンチスルーを引き起こ
すほど横方向に広がることはない。
パンチスルー防止構造を有する半導体基板上に、ゲート
酸化膜を介して形成したゲート電極および該ゲート電極
の側壁に形成したサイドウォールをマスクとして、チャ
ネリング方向から逆導電型のイオンを注入して低濃度の
ソース・ドレイン不純物領域を形成し、同じくゲート電
極およびサイドウォールをマスクとして、引き続き一回
以上逆導電型イオンを注入して中濃度および高濃度のソ
ース・ドレイン不純物領域を形成するようにしているた
め、パンチスルー防止構造を有する前記半導体基板にお
いても、制御性よく所望の濃度勾配を有するソース・ド
レイン不純物領域を形成することができるとともに、該
ソース・ドレイン不純物領域がパンチスルーを引き起こ
すほど横方向に広がることはない。
【００１０】
【実施例】図１は、本発明の製造方法によって形成され
た電界効果トランジスタの断面構造および深さ方向の不
純物濃度分布である。１はＰウェルであり、４はゲート
酸化膜、５はゲート電極である。また、１０は電界緩和
層である。この製造方法では緩やかな不純物濃度分布を
得るためにチャネリングを利用し更に数回にわたってイ
オンを注入している。
た電界効果トランジスタの断面構造および深さ方向の不
純物濃度分布である。１はＰウェルであり、４はゲート
酸化膜、５はゲート電極である。また、１０は電界緩和
層である。この製造方法では緩やかな不純物濃度分布を
得るためにチャネリングを利用し更に数回にわたってイ
オンを注入している。
【００１１】まずチャネリング方向から低いドーズ量で
イオン注入してパンチスルー防止構造３より深い部分に
低濃度のソース・ドレイン領域Ｎ- ７を形成する。チャ
ネリング現象により比較的低エネルギーのイオンでも深
い部分に注入される。すなわち高エネルギーで注入する
必要がなくパンチスルーの原因となる横方向広がりを抑
制できる。チャネリング方向からイオンを注入した際に
は横方向広がりに比べて侵入深さが著しく大きくなるの
で、この点からも横方向広がりが抑制されることにな
る。また一番最初にこのイオン注入を行うため基板の結
晶性が極めて良いので、チャネリングを最大限に利用で
きしかも形成される不純物分布の再現性も良い。更にパ
ンチスルー防止構造より深い部分を対象にしているので
低いドーズ量でよく、従ってシリコン基板が損傷を受け
アモルファス化することによる影響は小さい。次に適当
なドーズ量でイオン注入してパンチスルー防止構造の存
在する部分に中濃度のソース・ドレイン領域Ｎ８を形成
する。この領域の濃度はパンチスルー防止構造における
Ｐ型不純物濃度を上回る濃度に設定する。次に高いドー
ズ量でイオン注入して通常の高濃度のソース・ドレイン
領域Ｎ+ ８を形成する。
イオン注入してパンチスルー防止構造３より深い部分に
低濃度のソース・ドレイン領域Ｎ- ７を形成する。チャ
ネリング現象により比較的低エネルギーのイオンでも深
い部分に注入される。すなわち高エネルギーで注入する
必要がなくパンチスルーの原因となる横方向広がりを抑
制できる。チャネリング方向からイオンを注入した際に
は横方向広がりに比べて侵入深さが著しく大きくなるの
で、この点からも横方向広がりが抑制されることにな
る。また一番最初にこのイオン注入を行うため基板の結
晶性が極めて良いので、チャネリングを最大限に利用で
きしかも形成される不純物分布の再現性も良い。更にパ
ンチスルー防止構造より深い部分を対象にしているので
低いドーズ量でよく、従ってシリコン基板が損傷を受け
アモルファス化することによる影響は小さい。次に適当
なドーズ量でイオン注入してパンチスルー防止構造の存
在する部分に中濃度のソース・ドレイン領域Ｎ８を形成
する。この領域の濃度はパンチスルー防止構造における
Ｐ型不純物濃度を上回る濃度に設定する。次に高いドー
ズ量でイオン注入して通常の高濃度のソース・ドレイン
領域Ｎ+ ８を形成する。
【００１２】低濃度のソース・ドレイン領域Ｎ- ７と高
濃度のソース・ドレイン領域Ｎ+ ８を形成しただけで
は、パンチスルー防止構造が存在するためにこの２領域
が分断されてしまい寄生容量を低減することすらできな
い。分断されないようＮ+ 領域を深く形成すれば緩やか
な不純物濃度勾配をもつ分布を実現できないばかりか、
今度はＮ+ 領域の横方向広がりの増大による短チャネル
効果の顕在化が問題になってくる。本発明では、この２
領域を橋渡しする中濃度ソース・ドレイン領域Ｎ８を形
成することで、まずパンチスルー防止構造の存在による
２領域の分断を解消し、緩やかな不純物濃度勾配を持つ
分布を実現でき、しかも横方向広がりの影響を抑制して
いる。このように不純物分布を形成しているのでその濃
度勾配は小さくなる。不純物濃度勾配が小さいほど接合
容量は小さくなる。すなわちソース・ドレインの寄生容
量は小さくなるので、トランジスタの高速化を図ること
ができる。このように本発明はパンチスルー防止構造へ
の対応とソース・ドレイン寄生容量低減を同時に達成す
ることが可能である。
濃度のソース・ドレイン領域Ｎ+ ８を形成しただけで
は、パンチスルー防止構造が存在するためにこの２領域
が分断されてしまい寄生容量を低減することすらできな
い。分断されないようＮ+ 領域を深く形成すれば緩やか
な不純物濃度勾配をもつ分布を実現できないばかりか、
今度はＮ+ 領域の横方向広がりの増大による短チャネル
効果の顕在化が問題になってくる。本発明では、この２
領域を橋渡しする中濃度ソース・ドレイン領域Ｎ８を形
成することで、まずパンチスルー防止構造の存在による
２領域の分断を解消し、緩やかな不純物濃度勾配を持つ
分布を実現でき、しかも横方向広がりの影響を抑制して
いる。このように不純物分布を形成しているのでその濃
度勾配は小さくなる。不純物濃度勾配が小さいほど接合
容量は小さくなる。すなわちソース・ドレインの寄生容
量は小さくなるので、トランジスタの高速化を図ること
ができる。このように本発明はパンチスルー防止構造へ
の対応とソース・ドレイン寄生容量低減を同時に達成す
ることが可能である。
【００１３】図２〜６は、本発明の実施例に関わる半導
体装置の製造方法を説明する図である。ここではＮチャ
ネル電界効果トランジスタについて説明する。まず図２
に示すように、従来技術によりＰウェル１、フィールド
酸化膜２を形成した後、ホウ素イオンを注入することに
よってパンチスルー防止構造３を形成する。これは、基
板の不純物濃度は基板表面から深さ０．１〜０．５μｍ
に至るまで高くなりその深さを過ぎると低くなるように
形成される。
体装置の製造方法を説明する図である。ここではＮチャ
ネル電界効果トランジスタについて説明する。まず図２
に示すように、従来技術によりＰウェル１、フィールド
酸化膜２を形成した後、ホウ素イオンを注入することに
よってパンチスルー防止構造３を形成する。これは、基
板の不純物濃度は基板表面から深さ０．１〜０．５μｍ
に至るまで高くなりその深さを過ぎると低くなるように
形成される。
【００１４】次に図３に示すように、ゲート酸化膜４、
多結晶シリコン、あるいは多結晶シリコンとシリサイド
膜を積層したゲート電極５、酸化膜あるいは窒化膜によ
り形成したゲート側壁６を形成する。しかる後にゲート
電極５とゲート側壁６をマスクとして燐イオンを結晶軸
方向から注入する。イオンが注入される領域の表面は酸
化膜に覆われておらずシリコン基板が露出している。従
って燐イオンは表面を覆う酸化膜に散乱されず、結晶軸
方向に沿って注入された場合にはその殆どがシリコン基
板中をチャネリングして進む。基板の結晶方位が＜１０
０＞の場合には鉛直に（０゜）注入する。チャネリング
して進むイオンは結晶内のシリコン原子とあまり衝突せ
ず深くまで侵入するので、低い注入エネルギーでパンチ
スルー防止構造より深い部分に低濃度のソース・ドレイ
ン領域７を形成することができる。チャネリングの特徴
は、イオンが深さ方向には深く侵入する一方で横方向に
は殆ど広がらないということである。それ故、ただ単に
イオンの注入エネルギーを高くしてソース・ドレイン領
域７を形成した場合に比べ、ソース・ドレイン領域７の
横方向広がりが小さくパンチスルーが起こりにくい。
多結晶シリコン、あるいは多結晶シリコンとシリサイド
膜を積層したゲート電極５、酸化膜あるいは窒化膜によ
り形成したゲート側壁６を形成する。しかる後にゲート
電極５とゲート側壁６をマスクとして燐イオンを結晶軸
方向から注入する。イオンが注入される領域の表面は酸
化膜に覆われておらずシリコン基板が露出している。従
って燐イオンは表面を覆う酸化膜に散乱されず、結晶軸
方向に沿って注入された場合にはその殆どがシリコン基
板中をチャネリングして進む。基板の結晶方位が＜１０
０＞の場合には鉛直に（０゜）注入する。チャネリング
して進むイオンは結晶内のシリコン原子とあまり衝突せ
ず深くまで侵入するので、低い注入エネルギーでパンチ
スルー防止構造より深い部分に低濃度のソース・ドレイ
ン領域７を形成することができる。チャネリングの特徴
は、イオンが深さ方向には深く侵入する一方で横方向に
は殆ど広がらないということである。それ故、ただ単に
イオンの注入エネルギーを高くしてソース・ドレイン領
域７を形成した場合に比べ、ソース・ドレイン領域７の
横方向広がりが小さくパンチスルーが起こりにくい。
【００１５】次に図４に示すように、同じくゲート電極
５とゲート側壁６をマスクとして燐イオンを注入し中濃
度のソース・ドレイン領域８を形成する。この領域８の
不純物濃度は対応する領域のＰ型不純物濃度より大きく
設定する。具体的には不純物濃度が表面より深さ０．１
〜０．５μｍで１〜３×１０17ｃｍ-3よりも大きくなる
ようイオン注入時の加速電圧・ドーズ量・注入角度を設
定する。この時の注入方向は結晶軸方向であっても、従
来のように結晶軸から７゜ずらした方向であっても良
い。また中濃度ソース・ドレイン領域８は深さ０．１〜
０．５μｍと広い範囲に渡るため、一回のイオン注入で
緩やかな不純物濃度勾配を保ちつつこの領域８を形成す
ることが困難な場合には、注入条件の異なった数回のイ
オン注入を行って領域８を形成する。一例として、ドー
ズ量を一定にし加速電圧を順次変えてイオン注入を行え
ば緩やかな不純物濃度勾配を持った領域８が容易に形成
される。
５とゲート側壁６をマスクとして燐イオンを注入し中濃
度のソース・ドレイン領域８を形成する。この領域８の
不純物濃度は対応する領域のＰ型不純物濃度より大きく
設定する。具体的には不純物濃度が表面より深さ０．１
〜０．５μｍで１〜３×１０17ｃｍ-3よりも大きくなる
ようイオン注入時の加速電圧・ドーズ量・注入角度を設
定する。この時の注入方向は結晶軸方向であっても、従
来のように結晶軸から７゜ずらした方向であっても良
い。また中濃度ソース・ドレイン領域８は深さ０．１〜
０．５μｍと広い範囲に渡るため、一回のイオン注入で
緩やかな不純物濃度勾配を保ちつつこの領域８を形成す
ることが困難な場合には、注入条件の異なった数回のイ
オン注入を行って領域８を形成する。一例として、ドー
ズ量を一定にし加速電圧を順次変えてイオン注入を行え
ば緩やかな不純物濃度勾配を持った領域８が容易に形成
される。
【００１６】次に図５に示すように、同じくゲート電極
５とゲート側壁６をマスクとして燐または砒素イオンを
注入し通常の高濃度ソース・ドレイン領域９を形成す
る。そして、図６に示すように、従来技術によりゲート
側壁６をエッチングで除去した後、表面を酸化する。次
に熱処理を行って既に形成したソース・ドレイン領域
７、８、９を活性化する。最後にゲート電極５をマスク
としてイオンを注入し熱処理を行って、微細な電界効果
トランジスタにおいて顕著となるホットキャリア発生を
抑制するための低濃度の電界緩和層１０を形成する。こ
の低濃度領域を高濃度領域より後で形成することにより
結晶欠陥を低減する効果も期待できる。
５とゲート側壁６をマスクとして燐または砒素イオンを
注入し通常の高濃度ソース・ドレイン領域９を形成す
る。そして、図６に示すように、従来技術によりゲート
側壁６をエッチングで除去した後、表面を酸化する。次
に熱処理を行って既に形成したソース・ドレイン領域
７、８、９を活性化する。最後にゲート電極５をマスク
としてイオンを注入し熱処理を行って、微細な電界効果
トランジスタにおいて顕著となるホットキャリア発生を
抑制するための低濃度の電界緩和層１０を形成する。こ
の低濃度領域を高濃度領域より後で形成することにより
結晶欠陥を低減する効果も期待できる。
【００１７】また、図７に本実施例による不純物濃度分
布を従来例と比較して示した。実線で示すＸが本実施例
の不純物濃度分布であり、点線で示すＹが従来例のもの
である。また、実線で示された分布曲線Ｐは、パンチス
ルー防止構造のためのＰ型不純物分布を示す。従来例で
は、中濃度において、パンチスルー防止のためのＰ型不
純物分布を上回るような不純物分布を得ることができな
かったが、本実施例では、数回のイオン注入により中濃
度のＮ型不純物分布を得るようにしているため、パンチ
スルー防止のためのＰ型不純物分布を上回るような不純
物分布を得ることができる。
布を従来例と比較して示した。実線で示すＸが本実施例
の不純物濃度分布であり、点線で示すＹが従来例のもの
である。また、実線で示された分布曲線Ｐは、パンチス
ルー防止構造のためのＰ型不純物分布を示す。従来例で
は、中濃度において、パンチスルー防止のためのＰ型不
純物分布を上回るような不純物分布を得ることができな
かったが、本実施例では、数回のイオン注入により中濃
度のＮ型不純物分布を得るようにしているため、パンチ
スルー防止のためのＰ型不純物分布を上回るような不純
物分布を得ることができる。
【００１８】この実施例によれば、チャネリング現象を
利用することと中濃度のソース・ドレイン領域を形成す
るのに一回以上のイオン注入を行うことで、パンチスル
ー防止構造が存在していても緩やかな不純物濃度勾配を
持つ分布を実現することを可能としている。これにより
ソース・ドレインの寄生容量が低減される。図７の場合
のソース・ドレイン寄生容量をシミュレーションにより
計算すると、従来例では７. ７×１０-4ｐＦ／μｍ2 、
本実施例では３. ４×１０-4ｐＦ／μｍ2 となって確か
に低減されていることが確かめられる。従って微細電界
効果トランジスタに必要な高速化とパンチスルー抑制の
２つの要求を同時に満足させることができる。
利用することと中濃度のソース・ドレイン領域を形成す
るのに一回以上のイオン注入を行うことで、パンチスル
ー防止構造が存在していても緩やかな不純物濃度勾配を
持つ分布を実現することを可能としている。これにより
ソース・ドレインの寄生容量が低減される。図７の場合
のソース・ドレイン寄生容量をシミュレーションにより
計算すると、従来例では７. ７×１０-4ｐＦ／μｍ2 、
本実施例では３. ４×１０-4ｐＦ／μｍ2 となって確か
に低減されていることが確かめられる。従って微細電界
効果トランジスタに必要な高速化とパンチスルー抑制の
２つの要求を同時に満足させることができる。
【００１９】なお本発明の実施例では、Ｎチャネル電界
効果トランジスタを対象としたが、Ｐチャネル電界効果
トランジスタに対しても注入するイオンの種類・注入条
件を適宜変えることにより本発明の種々の実施例が可能
である。
効果トランジスタを対象としたが、Ｐチャネル電界効果
トランジスタに対しても注入するイオンの種類・注入条
件を適宜変えることにより本発明の種々の実施例が可能
である。
【００２０】
【発明の効果】以上の如く、本発明の半導体装置の製造
方法によれば、パンチスルー防止構造を有する半導体基
板にソース・ドレイン領域を形成する際、チャネリング
現象を利用して深い部分に低濃度領域を形成すること
と、一回以上のイオン注入により中濃度・高濃度領域の
ソース・ドレイン領域を形成することで、横方向に広げ
ることなく緩やかな濃度勾配を有する不純物分布を実現
している。これによりパンチスルー防止構造を有する電
界効果トランジスタにおいても効果的にソース・ドレイ
ン寄生容量を低減し、トランジスタの動作の高速化を図
ることができる。
方法によれば、パンチスルー防止構造を有する半導体基
板にソース・ドレイン領域を形成する際、チャネリング
現象を利用して深い部分に低濃度領域を形成すること
と、一回以上のイオン注入により中濃度・高濃度領域の
ソース・ドレイン領域を形成することで、横方向に広げ
ることなく緩やかな濃度勾配を有する不純物分布を実現
している。これによりパンチスルー防止構造を有する電
界効果トランジスタにおいても効果的にソース・ドレイ
ン寄生容量を低減し、トランジスタの動作の高速化を図
ることができる。
【図１】本発明の一実施例の電界効果トランジスタの断
面図である。
面図である。
【図２】電界効果トランジスタの製造工程を示す断面図
である。
である。
【図３】電界効果トランジスタの製造工程を示す断面図
である。
である。
【図４】電界効果トランジスタの製造工程を示す断面図
である。
である。
【図５】電界効果トランジスタの製造工程を示す断面図
である。
である。
【図６】電界効果トランジスタの製造工程を示す断面図
である。
である。
【図７】従来例と本発明の一実施例における深さ方向の
不純物濃度分布図である。
不純物濃度分布図である。
【図８】従来の電界効果トランジスタの断面図である。
１ Ｐウェル ２ フィールド酸化膜 ３ パンチスルー防止構造 ４ ゲート酸化膜 ５ ゲート電極 ６ ゲート側壁 ７ 低濃度ソース・ドレイン領域 ８ 中濃度ソース・ドレイン領域 ９ 高濃度ソース・ドレイン領域 １０ 電界緩和層
Claims (1)
- 【請求項１】 一導電型を有しパンチスルー防止構造を
有する半導体基板上に、ゲート酸化膜を介して形成した
ゲート電極、および該ゲート電極の側壁に形成したサイ
ドウォールをマスクとして、チャネリング方向から逆導
電型のイオンを注入して低濃度のソース・ドレイン不純
物領域を形成する工程と、 前記ゲート電極およびサイドウォールをマスクとして、
引き続き一回以上逆導電型のイオンを注入して中濃度お
よび高濃度のソース・ドレイン不純物領域を形成する工
程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16687693A JPH0722623A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16687693A JPH0722623A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722623A true JPH0722623A (ja) | 1995-01-24 |
Family
ID=15839266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16687693A Withdrawn JPH0722623A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722623A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003031798A (ja) * | 2001-07-12 | 2003-01-31 | Nec Corp | 半導体装置の製造方法 |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
| KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
-
1993
- 1993-07-06 JP JP16687693A patent/JPH0722623A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
| JP2003031798A (ja) * | 2001-07-12 | 2003-01-31 | Nec Corp | 半導体装置の製造方法 |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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