JPH09252127A

JPH09252127A - 半導体装置及びその製造方法

Info

Publication number: JPH09252127A
Application number: JP8060695A
Authority: JP
Inventors: Masataka Kase; 正隆加勢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】ウェルを有する半導体装置に関し、ＭＯＳＦＥ
Ｔのソース／ドレィン領域の拡散層容量を大きくするこ
となく、素子面積を小さくして集積度の向上すること。【解決手段】半導体基板１に形成された一導電型不純物
拡散層からなるウェル６と、前記ウェル６の表層に形成
されるＭＯＳトランジスタのソース、ドレインとなる反
対導電型不純物拡散層１２ｓ，１２ｄと、前記反対導電
型不純物拡散層１２ｓ，１２ｄの下に接合して形成さ
れ、前記ウェル６よりも低い濃度の低濃度一導電型不純
物拡散層６ａとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ウェルに形成された
ＭＯＳＦＥＴを有する半導体装置と、超高速ＬＳＩの基
坂に不純物を導入する工程を含む半導体装置の製造方法
に関する。

【０００２】

【従来の技術】従来、半導体論理素子として、ＣＭＯＳ
型大規模集積素子（ＬＳＩ）があり、その高集積化、高
速化が盛んに研究されていると同時に、その製造コスト
削減に関するニーズも大きい。ＬＳＩ高速化や高集積化
は、各デバイスの微細化により達成されている。

【０００３】しかし、ＣＭＯＳを高集積化する際にはラ
ッチアップ現象が問題になる。これは、隣合うｎＭＯＳ
電界効果トランジスタ（ＦＥＴ）とｐＭＯＳＦＥＴが相
互干渉してサイリスタ回路を構成することによる現象で
あって、雑音などの異常信号を増幅してＭＯＳＦＥＴを
誤動作する原因となる。このラッチアッブ現象を防止す
るには、図７に示すように、高いエネルギーでイオン注
入して形成されるレトログレードウェル構造が有効とさ
れている。図７において、ｐ型半導体基板101 のうち素
子分離酸化膜102 に囲まれた隣合う２つの素子形成領域
の上層部には、それぞれｐ型不純物とｎ型不純物のイオ
ン注入によってｐウェル103 とｎウェル104 が形成さ
れ、ｐウェル103 にはｎＭＯＳＦＥＴ105 が、ｎウェル
104 にはｐＭＯＳＦＥＴ106 が形成されている。

【０００４】高いエネルギーでのイオン注入は、不純物
イオンが深く打ち込まれるだけでなく、ある程度の横方
向の拡がりが発生する。図８は、ホウ素（Ｂ⁺）を加速
エネルギー４００keV 、ドーズ量１×１０¹³cm^-2で半導
体基板にイオン注入した場合の２次元で表示されたホウ
素の不純物濃度分布を示す。図８によれば、ホウ素がレ
ジストマスクの窓から横方向に５００nm程度拡がってレ
ジストマスクの下方に入り込んでいることがわかる。こ
のため、ＣＭＯＳのようにｎウェルとｐウェルが混在す
る場合に、隣接するウェルの間が狭いと相互に干渉する
ことになる。従って、デバイスの微細化に従って、ウェ
ル分布の横方向拡がりを少なくする必要がある。

【０００５】図９は、ホウ素を加速エネルギー１５０ke
V 、ドーズ量１×１０¹³cm^-2で半導体基板にイオン注入
した場合の２次元で表示されたホウ素の不純物濃度分布
を示す。ホウ素の拡がりは、レジストマスクの窓から横
方向３００nm程度に抑えられているために、より微細な
ウェル構造に対して有効である。

【０００６】

【発明が解決しようとする課題】しかしながら、浅いウ
ェルは、不純物分布の深さが浅いことを意味し、深いウ
ェルと同じドーズ量で不純物を注入しても半導体基板表
面付近の不純物濃度が上昇することになる。半導体基板
表面付近の不純物濃度が上昇すると、ＭＯＳＦＥＴのソ
ース／ドレィン拡散層とウェル拡散層の間に発生する拡
散層容量が増加する。

【０００７】例えば図８と図９のウェル形成条件におい
て、ソース／ドレイン層形成のために砒素イオンの注入
条件を加速エネルギー２０keV 、ドーズ量５×１０¹⁵cm
^-2と仮定して、ソース／ドレイン空乏層近似での拡散層
容量を見積もると、図９のようにウェルを浅くした場合
には図８のように深くした場合の約２．５倍になる。ソ
ース／ドレィン拡散層とウェルの間の拡散層容量の増加
は、ＭＯＳＦＥＴの動作速度を低下させるという問題が
ある。現在、高エネルギーイオン注入は、注入深さが
１．０μｍ以上のエネルギーで行われているが、これに
より形成されるウェル深さの場合に顕著な問題となる。

【０００８】また、上記したレトログレードウェル構造
を採用する場合には、イオン注入の工程が増加し、特
に、他のイオン注入工程との間で交互に処理することが
多くなり、工程間の製品移動は、時間の無駄であり、生
産効率の悪化を招く。本発明はこのような問題に鑑みて
なされたものであって、トランジスタのソース／ドレィ
ン領域の拡散層容量を大きくすることなく、素子面積を
小さくして集積度の向上し、さらに工程数の削減を達成
できる半導体装置及びその製造方法を提供することを目
的とする。

【０００９】

【課題を解決するための手段】

（手段）（Ａ）上記した課題は、図２(c) に例示するように、半
導体基板１に形成された一導電型不純物拡散層からなる
ウェル６と、前記ウェル６の表層に形成されるＭＯＳト
ランジスタのソース、ドレインとなる反対導電型不純物
拡散層１２ｓ，１２ｄと、前記反対導電型不純物拡散層
１２ｓ，１２ｄの下に接合して形成され、前記ウェル６
よりも低い濃度の低濃度一導電型不純物拡散層６ａとを
有することを特徴とする半導体装置によって解決する。

【００１０】または、図１、図２に例示するように、第
１のエネルギー且つ第１のドーズ量の条件で一導電型不
純物を半導体基坂内にイオン注入してウェルを形成する
工程と、前記ウェル内の不純物濃度のピークよりも浅い
位置にピークが存在する第２のエネルギーで且つ前記第
１のドーズ量よりも少ない第２のドーズ量とする条件
で、反対導電型不純物を前記ウェル内にイオン注入して
前記ウェルに低濃度一導電型不純物領域を形成する工程
と、前記第２のエネルギーよりも小さい第３のエネルギ
ーで反対導電型不純物を前記ウェルにイオン注入してＭ
ＯＳトランジスタのソース、ドレインとなる反対導電型
不純物拡散層を形成する工程とを有することを特徴とす
る半導体装置の製造方法によって解決する。

【００１１】上記半導体装置の製造方法において、前記
第１の条件でイオン注入された前記一導電型不純物と前
記第２の条件でイオン注入された前記反対導電型不純物
の各濃度の分布を実質的に保持する温度及び時間で前記
半導体基板を加熱する工程を有することを特徴とする。
上記半導体装置の製造方法において、前記第１の条件で
前記一導電型不純物のイオン注入は、前記半導体基板に
素子分離酸化膜を形成した後であって該素子分離酸化膜
に囲まれた領域に行われ、しかも前記反対導電型不純物
をイオン注入するための前記第２のエネルギーは該素子
分離酸化膜を突き抜けない大きさであることを特徴とす
る。

【００１２】上記半導体装置の製造方法において、前記
第２の条件でイオン注入される前記一導電型不純物は燐
であり、前記第１の条件でイオン注入される前記反対導
電型不純物はホウ素であって、前記第１の条件の前記第
１のエネルギーは２５０keVを超えないことを特徴とす
る。上記半導体装置の製造方法において、前記第１の条
件でイオン注入されるイオン深さが１μｍを超えないこ
とを特徴とする。（Ｂ）上記した課題は、図６(b) に例示するように、半
導体基板１に形成された一導電型不純物拡散層からなる
ウェル２２と、前記ウェル２２を囲む素子分離酸化膜構
造４と、前記ウェル２２の上に絶縁膜９を介して形成さ
れたＭＯＳトランジスタのゲート電極１０と、前記ゲー
ト電極１０の側壁に形成された絶縁性サイドウォール１
４と、前記ＭＯＳトランジスタのソース、ドレインとな
る低濃度反対導電型不純物拡散層２５ａと、前記ＭＯＳ
トランジスタのソース、ドレインとなる高濃度反対導電
型不純物拡散層２５ｂと、前記ウェル２２内にあって、
前記高濃度反対導電型不純物拡散層２５ｂの下に形成さ
れて前記ウェル２２よりも不純物濃度の低い低濃度一導
電型不純物拡散層２４と、前記低濃度一導電型不純物拡
散層２４のゲート電極１０寄りに隣設し且つ前記低濃度
反対導電型不純物拡散層２５ａの下に形成され、前記ウ
ェル２２よりも高い濃度の高濃度一導電型不純物拡散層
２３とを有することを特徴とする半導体装置によって解
決する。

【００１３】または、図６に例示するように、ゲート電
極と素子分離領域が形成された半導体基仮の上方から、
少なくともウェル形成のための一導電型不純物のイオン
注入と、ソース、ドレィン用の不純物拡散層を形成する
ための反対導電型不純物のイオン注入を同一のイオン注
入装置で、半導体基板を真空容器から出すことなく行う
ことを特徴とする半導体装置の製造方法によって解決す
る。

【００１４】または、図６に例示するように、ＭＯＳト
ランジスタのサイドウォールを側壁に有するゲート電極
と素子活性領域とを半導体基坂上に形成する工程と、順
番を規定されることのない以下の（１）〜（５）のイオ
ン注入の工程と、（１）ウェル構造を構成する一導電型
不純物をイオン注入する第１のイオン注入と、（２）前
記第１のイオン注入での前記一導電型不純物よりも低い
ドーズ量であり、ソース、ドレインより深く且つ前記ウ
ェル内に止まる条件で反対導電型不純物を前記ウェル内
にイオン注入する第２のイオン注入と、（３）前記第２
のイオン注入よりも広い領域で且つ深さ方向の不純物分
布形状が前記第２のイオン注入と略同じになる条件に
て、前記ゲート電極の側壁に対して角度を持たせて一導
電型不純物を前記ウェルにイオン注入する第３のイオン
注入と、（４）前記ソース、ドレインとなるＬＤＤ構造
の低濃度不純物拡散層を構成する反対導電型不純物を、
前記ゲート電極の側壁に対して角度をもたせて前記ウェ
ルにイオン注入する第４のイオン注入と、（５）前記ソ
ース、ドレインとなる高濃度不純物拡散層を構成する反
対導電型不純物を前記ウェルに第５のイオン注入と、前
記イオン注入された前記一導電型不純物及び前記反対導
電型不純物の分布を実質的に保持するような条件で前記
半導体基板を熱処理する工程とを有することを特徴とす
る半導体装置の製造方法によって解決する。この場合、
前記第１のイオン注入、前記第２のイオン注入、前記第
３のイオン注入及び前記第４のイオン注入を真空雰囲気
から出すことなく同一イオン注入装置内で行ってもよい
し、また、前記第１のイオン注入、前記第２のイオン注
入、前記第３のイオン注入、前記第４のイオン注入及び
前記第５のイオン注入を真空雰囲気から出すことなく同
一イオン注入装置内で行ってもよいし、前記第５のイオ
ン注入を、第２のイオン注入、第４のイオン注入工程よ
り先に行ってもよい。

【００１５】（作用）次に、本発明の作用について説明
する。本発明によれば、半導体基板に形成されるウェル
のうちソース、ドレインの下側にウェルと反対導電型不
純物をイオン注入することにより、ソース、ドレインの
下にウェルと同じ導電型の低濃度不純物領域を形成する
ようにしたので、ウェルを形成するためのイオン注入エ
ネルギーを小さくしてもソース、ドレインの拡散層容量
が上昇することが抑制される。

【００１６】また、そのような不純物注入領域は、ＲＴ
Ａによって分布を変えないで熱処理するとプロファイル
の変更が無くて所望の不純物プロファイルが得られる。
また、素子分離用酸化膜に囲まれたウェルを形成し、さ
らに素子分離用酸化膜を突き抜けない大きさで反対導電
型不純物をウェルに導入してソース、ドレインの下に低
濃度不純物領域を形成すると、素子分離用酸化膜の下は
ウェルの高濃度不純物を保持したままであるので、ここ
にチャネルストップ用の不純物を別に注入する必要がな
るなる。

【００１７】また、ウェル形成のためのイオン注入エネ
ルギーを２５０keV とすれば、一般に使用されれいるイ
オン注入装置をそのまま使用できるという利点があり、
また、これによりウェルの深さは１μｍ以下になる。ま
た、別の発明によれば、ゲート電極、素子分離酸化膜を
形成した後に、一導電型のウェルと、反対導電型のＬＤ
Ｄ構造のソース、ドレインと、ＬＤＤ構造の下の一導電
型の低不純物濃度領域、ＬＤＤ構造のソース、ドレイン
の低濃度不純物拡散層にのみ接合する一導電型不純物拡
散層を形成するためのイオン注入をイオン種を変え、イ
オン注入角度を変え、イオン注入エネルギーを変えて連
続して行うようにしたので、スループットが向上する。

【００１８】しかも、同一イオン注入装置であればある
ほど、そのスループットはさらに改善される。また、ソ
ース、ドレインの高不純物濃度層を形成するためのイオ
ン注入を最初に行うと、その他のイオン注入の際にチャ
ネリングテールの発生が防止される。

【００１９】

【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。（第１実施形態）図１、図２は、本発明のＣＭＯＳ型の
ＭＯＳＦＥＴ素子の製造工程を示す断面図である。

【００２０】まず、図１(a) に示すように、、抵抗率約
１０Ωcmのｐ型シリコンよりなる半導体基板１の表面
（（１００）面方位）に、素子形成領域２，３を囲む厚
さ約１５０nm素子分離酸化膜（ＬＯＣＯＳ(local oxida
tion of silicon)) ４を形成した後に、第１の素子形成
領域２に窓５ａを有する厚さ約２μｍの第１のレジスト
パターン５を形成し、その窓５ａを通してホウ素
（Ｂ⁺）を加速エネルギー１５０keV 、ドーズ量１．０
×１０¹³cm^-2の条件で半導体基板１にイオン注入する。
そのホウ素が注入された領域には１μｍを越えない深
さ、例えば深さ約０．６μｍのｐウェル６が形成され
る。この場合、ホウ素のイオン注入エネルギーが２５０
keV を下回っているので、従来のイオン注入装置で処理
することが可能になる。即ち、特に高エネルギーに対し
て、大きく特殊化された装置を使うことなく処理できる
ため、コストや装置管理上有利である。

【００２１】その後に、図１(b) に示すように、第１の
レジストパターン５の窓５ａを通して、燐（Ｐ⁺）を加
速エネルギー１４０keV 、ドーズ量２．０×１０¹¹cm^-2
の条件で半導体基板１にイオン注入する。これにより、
ｐウェル６の浅い部分のｐ型不純物をｎ型不純物で補償
してｐ^-型不純物領域６ａを形成する。その燐イオンの
注入により形成されたｐ^-型不純物領域６ａの不純物濃
度ピークは、後述するＬＤＤ構造拡散層よりも深くなっ
ている。このことは、ｐウェル６の不純物濃度が最も低
い領域は後述するＬＤＤ構造拡散層よりも深くなること
を意味する。

【００２２】次に、第１のレジスト５を除去した後に、
図１(c) に示すように、第１の素子形成領域２に隣設す
る第２の素子形成領域３に窓７ａを有する厚さ約２μｍ
の第２のレジストパターン７を形成し、その窓７ａを通
して燐を加速エネルギー４００keV 、ドーズ量１．０×
１０¹³cm^-2の条件で半導体基板１にイオン注入した後
に、加速エネルギー４０keV 、ドーズ量２．０×１０¹¹
cm^-2の条件でホウ素をイオン注入する。これにより、浅
い領域にｎ^-型不純物領域８ａを有する深さ約０．６μ
ｍのｎウェル８が形成され、その濃度分布のプロファイ
ルはほぼｐウェル６と同じになる。イオン注入されたホ
ウ素の不純物濃度分布のピークは後述するＬＤＤ構造拡
散層よりも深くなる。このことは、ｎウェル８の不純物
濃度が最も低い領域は後述するＬＤＤ構造拡散層よりも
深くなることを意味する。

【００２３】次に、図２(a) に示すように、第１及び第
２の素子形成領域２、３にゲート酸化膜９を１０nmの厚
さに形成し、ついで第１及び第２の素子形成領域２、３
にそれぞれゲート電極１０，１１を形成する。それらの
ゲート電極１０，１１は、ポリシリコン膜（不図示）を
化学気相堆積法（ＣＶＤ法）により１５０nmの厚さに形
成した後にフォトリソグラフィーにより所定のゲート幅
にパターニングして得たものである。そのボリシリコン
膜にはイオン注入法により不純物が添加され、ｎ型とｐ
型のボリシリコンのいずれを採用する場合でも、通常ポ
リシリコン膜を突き抜けないような大きさでイオン注入
の加速エネルギーは調整され、また、そのドーズ量は１
×１０¹⁵cm^-2程度に設定される。

【００２４】この後に、図２(b) に示すように、ＬＤＤ
構造拡散層を構成する浅い拡散層を形成する工程に移
る。即ち、ｎウェル８を覆い且つｐウェル６を露出する
レジストパターン（不図示）を形成し、燐を加速エネル
ギー２０keV 、ドーズ量１×１０¹³cm^-2の条件でｐウェ
ル６にイオン注入し、これによりｐウェル６のゲート電
極１０の両側にＬＤＤ(lightly doped drain) 構造を構
成する浅いｎ^-型拡散層１２ａを形成する。

【００２５】同様にして、ホウ素を加速エネルギー１０
keV 、ドーズ量１×１０¹³cm^-2の条件でｎウェル８にイ
オン注入し、これによりｎウェル８のゲート電極１１の
両側にＬＤＤ構造拡散層を構成する浅いｐ^-型拡散層１
３ａを形成する。次に、化学気相堆積法によりSiO₂膜
（不図示）を形成し、その後に反応性イオンエッチング
によりSiO₂膜を略垂直方向にエッチングして、図２(c)
に示すように、ゲート電極１０，１１の両側に、約８０
nm程度の絶縁性のサイドウォール１４，１５を形成す
る。

【００２６】その後、ｎウェル８を覆い且つｐウェル６
を露出するレジストパターン（不図示）を形成し、砒素
（As）を加速エネルギー２０keV 、ドーズ量１×１０¹⁵
cm^-2の条件でイオン注入し、ｐウェル６のゲート電極１
０の両側に深いｎ⁺型拡散層を形成する。このｎ⁺型拡
散層とｎ^-型拡散層１２ａとによってＬＤＤ(lightlydo
ped drain) 構造拡散層１２ｓ，１２ｄが構成される。

【００２７】同様にして、二フッ化ホウ素（BF²⁺）を加
速エネルギー２０keV 、ドーズ量１×１０¹⁵cm^-2の条件
でｎウェル８にイオン注入し、ｎウェル８のゲート電極
１１の両側に深いｐ⁺型拡散層を形成する。このｐ⁺型
拡散層とｐ^-型拡散層１３ａとによってＬＤＤ(lightly
doped drain) 構造拡散層１３ｓ，１３ｄが構成され
る。

【００２８】これにより、ｐウェル６にはｎＭＯＳＦＥ
Ｔ１６が形成され、ｎウェル８にはｐＭＯＳＦＥＴ１７
が形成されたことになる。ＬＤＤ構造拡散層１２ｓ，１
２ｄ，１３ｓ，１３ｄは、ソース層とドレイン層にな
る。次に、ソース層１２ｓ，１３ｓ及びドレィン層１２
ｄ，１３ｄの活性化のためにＲＴＡ（ラビッドサーフル
アニール) 熱処理、例えば、窒素雰囲気中で１０００
℃、１０秒間程度のアニールが施される。

【００２９】なお、ウェル形成熱処理、ゲート酸化膜工
程、或いはソースドレィン活性化のためのＲＡＴ等によ
って、ｐウェル６やｎウェル８を構成する拡散層の不純
物濃度分布が大きく変動することはない。その後は、特
に図示しないが、ＰＳＧ（リンシリコンガラス）等によ
り保護膜形成やアルミ膜スパッタ等の公知の配線工程に
より、ＬＳＩが完成する。なお、これにより形成された
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴはそれぞれの動作電圧
は３．３Ｖ以下となる。

【００３０】ところで、ｐウェル６における不純物濃度
分布のプロファイルは図３のようになり、燐イオンの浅
い注入によって砒素よりなるＬＤＤ構造拡散層１２ｓ，
１２ｄのｎ⁺型拡散層の近傍のｐウェル６の実効的なホ
ウ素（Ｂ⁺）の不純物濃度が低下していることがわか
る。言い換えれば、ｐウェル６の浅い領域に燐イオン注
入がある場合は、その部分のみキャリア濃度が補償さ
れ、不純物濃度が低くなっている。この条件下で、拡散
層容量とウェル注入量との関係を空乏近似で計算したと
ころ図４に示すような結果が得られた。

【００３１】ウェル形成のためのイオン注入量
（Ｄ_well）が変化するに従って、補償用イオン注入のド
ーズ量も適切な値に変更する必要がある。そのドーズ量
が多すぎると、ウェル内で導電性が反転する層が発生す
るので不具合が起き、逆に少なければ拡散層容量低減効
果が期待できない。従って、本発明では、図３に示され
るイオン分布から燐による補償用イオン注入のドーズ量
（以下、Ｄ（補償）という）を求める式（１）を得た。

【００３２】

【数１】

【００３３】適切なウェル分布を得て効果的に拡散層容
量を低減できるように式（１）中の値を調整することが
可能である。一般的には、Ｄ（補償）はＤ_wellの関数で
表現される。また、補償用イオン注入の加速エネルギー
は、ソース，ドレインの不純物分布から求めることがで
きる。補償用イオン注入を行えば、拡散層容量が１０％
〜３０％程度削減できることがわかる。特に、ソース，
ドレイン電圧が低いほどその効果は顕著であることが分
かる。また、補償用イオン注入を行えば、ウェル形成用
イオン注入のドーズ量を増しても、拡散層容量は増加し
ない。

【００３４】図５は、本発明により形成されるウェル構
造の一部を示すものである。補償用イオン注入は、素子
分離酸化膜４を突き抜けない条件で注入すると、ｐウェ
ル６又はｎウェル７を構成する不純物拡散層が素子分離
酸化膜４の直下で高濃度層を形成し、従来必要であった
チャネルストッブ注入が省略できる。（第２実施形態）一般的なＣＭＯＳＦＥＴの製造工程に
おいては、ｐウェル及びｎウェルのためのイオン注入を
行った後に、ＭＯＳＦＥＴを形成するためのイオン注入
を行っており、イオン注入装置でのウェハの格納、取り
出しを８回行うことになり、スループットが低下する。

【００３５】本実施形態では、スループットを改善する
ために以下のようなイオン注入工程を採用し、その工程
を図６に基づいて説明する。図６(a),(b) はＭＯＳＦＥ
Ｔのゲート電極を形成した後に、各種の不純物拡散層を
形成する工程を示す断面図であり、図１、図２と同じ符
号は同じ要素を示している。

【００３６】まず、図６(a) に示すまでの工程を簡単に
説明する。素子形成領域２を囲むように厚さ約１５０nm
の素子分離酸化膜（ＬＯＣＯＳ）４を半導体基板１の上
面に形成する。次に、半導体基板１の素子形成領域２の
表面にゲート絶縁膜９を形成した後に、その上に膜厚１
００nmの多結晶シリコン膜（不図示）を形成し、ｐ型不
純物又はｎ型不純物を多結晶シリコン膜に注入した後
に、この多結晶シリコン膜をパターニングして素子形成
領域２の中央を通るゲート電極１０を形成する。次に、
第１実施形態で示した工程によってゲート電極１０の側
面に絶縁性のサイドウォール１４を形成する。

【００３７】続いて、素子形成領域２とその周辺に窓２
１ａを有するレジストマスク２１を半導体基板１の上に
形成する。この後に、複数の不純物を半導体基板１に向
けて次の第１〜第５のイオン注入を連続的に行う。この
場合のイオン注入は、不純物の種類やイオン注入角度を
変えられるようなイオン注入装置を使用する。なお、イ
オン注入角度は、半導体基板１の垂直方向を基準にした
角度である。（第１のイオン注入）ホウ素を加速エネルギー１５０ke
V 、ドーズ量１．０×１０¹³cm^-2、注入角７度で行う。
このイオン注入角は、半導体基板１に垂線に入り込む成
分とゲート電極１０の中心に向く成分を含む角度であ
る。これにより図６(b) に示すようなｐウェル２２が形
成され、その形状は素子分離酸化膜４とゲート電極１０
の下方では浅く、それらの間にあるソース／ドレイン領
域では深くなっている。（第２のイオン注入）ホウ素を加速エネルギー７０keV
、ドーズ量３．０×１０¹²cm^-2、注入角３０度で行
う。このイオン注入は、ソース／ドレイン領域の四方に
ある素子分離酸化膜４の周縁部の下とゲート電極１０の
周縁部の下にも不純物を入り込ませるように、イオン注
入角の横成分の向きだけを変えて４方向に注入角３０度
でイオン注入を行う。これにより、図６(b) に示すよう
に、後述するＬＤＤ構造拡散層の周縁近傍の下の位置に
ｐ⁺型不純物拡散層２３を形成して、短チャネル効果を
防止するようにする。（第３のイオン注入）燐を加速エネルギー１５０keV 、
ドーズ量２．４×１０¹²cm^-2、注入角７度で行う。この
イオン注入角は、半導体基板１に垂線に入り込む成分と
ゲート電極１０の中心に向く成分を含む角度である。イ
オン注入のピークの深さは、後述するＬＤＤ構造拡散層
よりも深くなる。これにより、図６(b) に示すように、
後述するＬＤＤ構造拡散層の下部に接合するｐウェルの
不純物濃度を低減するｐ^-型不純物拡散層２４を形成
し、第１実施形態で説明したと同じように拡散層容量を
軽減し、トランジスタ動作速度を向上させる。（第４のイオン注入）燐を加速エネルギー１５keV 、ド
ーズ量５．０×１０¹³cm^-2、注入角６０度で行う。この
イオン注入は、ソース／ドレイン領域の四方にある素子
分離酸化膜４周縁部の下とゲート電極１０周縁部の下に
も入り込ませるように横方向の向きを変えて４方向に注
入角６０度で行う。これにより、図６(b) に示すよう
に、ＬＤＤ構造拡散層２５の浅いｎ^-型不純物拡散層２
５ａが形成される。（第５のイオン注入）砒素を加速エネルギー１５keV 、
ドーズ量３．０×１０¹⁵cm^-2、注入角０度（即ち、半導
体基板面に対して垂直方向）で行う。これにより、図６
(b) に示すように、ＬＤＤ構造拡散層２５の深いｎ⁺型
不純物拡散層２５ｂが形成される。ＬＤＤ構造拡散層２
５は、ｎＭＯＳＦＥＴのゲート電極１０の両側に形成さ
れるソース層、ドレイン層になる。なお、図６では他の
ＬＤＤ構造拡散層２５は省略しているが、ゲート電極１
０を中心にして左右対象に形成される。

【００３８】これらの連続したイオン注入はｎＭＯＳＦ
ＥＴの形成の工程ついての説明であるが、ｐＭＯＳＦＥ
Ｔでも同様に行う。以上のような連続した複数のイオン
注入の後に、各イオン注入領域の結晶性改善、活性化ア
ニールのためにＲＴＡ処理を行うが、これにより不純物
拡散層の分布を積極的に動かすことはない。

【００３９】ところで、第２のイオン注入の際には、ゲ
ート電極１０の側壁に対して角度を持たせて注入してい
るので、ゲート電極１０の下のＬＤＤ構造拡散層２５の
周縁部にはｐ⁺型不純物拡散層２３が形成され、これに
よりｐウェル２２の不純物の濃度が部分的に高くなる。
これにより、トランジスタの短チャネル効果が抑制され
る。また、第２、第３のイオン注入は、十分に広い領
域に行われ、ソース／ドレイン領域における深さ方向の
不純物分布のプロファイルがそれぞれ略同じになり、し
かもそれらは互いに反対の導電型の不純物であるため、
第２のイオン注入によりＬＤＤ構造拡散層２５の拡散層
容量が増加することはない。第２のイオン注入は、ＬＤ
Ｄ構造拡散層２５の低濃度層２５ａの周縁部の下方を局
所的に高濃度にしているだけである。

【００４０】これに対して、従来、一導電型のＬＤＤ構
造拡散層２５の直下の反対導電型不純物の濃度を上げる
ｐ⁺ポケット構造が提案されている。このポケット構造
は、ソース／ドレィン層の下での不純物濃度制御が困難
であり、実際には、ソース／ドレイン拡散層容量の増加
を招く。ところで、上述した５回のイオン注入は単一の
装置で連続して行われることについて説明した。これ
は、１つのＭＯＳＦＥＴを形成するためのイオン注入を
同じ装置で連続的に行えば、ｐＭＯＳＦＥＴとｎＭＯＳ
ＦＥＴを形成する際に必要となる真空容器内での１０回
のウェハの格納と取り出しがそれぞれ２回に削減できる
からである。しかし、第１のイオン注入から第４のイオ
ン注入までは一般的な中電流イオン圧入装置で行い、さ
らに第５のイオン注入は一般的な高電流イオン注入装置
で行ってもよく、これでも従来よりイオン注入の工数が
低減することになる。

【００４１】なお、上記した第１〜第５のイオン注入の
順序は、特に上記したものに限定されないが、第５のイ
オン注入を行った状態ではイオン注入のチャネリングテ
ールが発生しないので、再現性が向上する。したがっ
て、再現性が特に重要な第２のイオン注入や第４のイオ
ン注入を第５のイオン注入の後に行った方がよい。

【００４２】

【発明の効果】以上述べたように本発明によれば、半導
体基板に形成されるウェルのうちソース、ドレインの下
側にウェルと反対導電型不純物をイオン注入することに
より、ソース、ドレインの下にウェルと同じ導電型の低
濃度不純物領域を形成するようにしたので、ウェルを形
成するためのイオン注入エネルギーを小さくしてもソー
ス、ドレインの拡散層容量の上昇を抑制できる。

【００４３】また、そのような不純物注入領域は、ＲＴ
Ａによって分布を変えないで熱処理するとプロファイル
の変更が無くて所望の不純物プロファイルを得ることが
できる。また、素子分離用酸化膜に囲まれたウェルを形
成し、さらに素子分離用酸化膜を突き抜けない大きさで
反対導電型不純物をウェルに導入してソース、ドレイン
の下に低濃度不純物領域を形成すると、素子分離用酸化
膜の下はウェルの高濃度不純物を保持したままであるの
で、ここにチャネルストップ用の不純物を別に注入する
工程を省くことができる。

【００４４】また、別の発明によれば、ゲート電極、素
子分離酸化膜を形成した後に、一導電型のウェルと、反
対導電型のＬＤＤ構造のソース、ドレインと、ＬＤＤ構
造の下の一導電型の低不純物濃度領域、ＬＤＤ構造のソ
ース、ドレインの低濃度不純物拡散層にのみ接合する一
導電型不純物拡散層を形成するためのイオン注入をイオ
ン種を変え、イオン注入角度を変え、イオン注入エネル
ギーを変えて連続して行うようにしたので、スループッ
トが向上する。

【００４５】しかも、同一イオン注入装置であればある
ほど、そのスループットはさらに改善される。また、ソ
ース、ドレインの高不純物濃度層を形成するためのイオ
ン注入を最初に行うようにしたので、その他のイオン注
入の際にチャネリングテールの発生を防止できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の半導体装置の製造工程
を示す断面図（その１）である。

【図２】本発明の第１実施形態の半導体装置の製造工程
を示す断面図（その２）である。

【図３】本発明の第１実施形態の半導体装置の製造工程
により得られた不純物分布プロファイルである。

【図４】本発明の第１実施形態の半導体装置の製造工程
の補償用イオン注入がある場合と従来の補償用イオン注
入がない場合のウェル注入ドーズ量と拡散層容量との関
係を示す図である。

【図５】本発明の第１実施形態の半導体装置の製造工程
の応用例を示す断面図である。

【図６】本発明の第２実施形態の半導体装置の製造工程
を示す断面図である。

【図７】従来の半導体装置の一例を示す断面図である。

【図８】従来の半導体装置の製造工程により得られる高
イオン注入エネルギーで得られた不純物分布プロファイ
ルである。

【図９】従来の半導体装置の製造工程により得られる低
イオン注入エネルギーで得られた不純物分布プロファイ
ルである。

【符号の説明】

１半導体基板２、３素子形成領域４素子分離酸化膜５、７レジストマスク６ｐウェル６ａ低不純物濃度領域８ｎウェル８ａ低不純物濃度領域９ゲート酸化膜１０、１１ゲート電極１２ｓ，１３ｓソース層１２ｄ，１３ｄドレイン層２２ｐウェル２３ｐ⁺型拡散層２４ｐ^-型拡散層２５ＬＤＤ構造拡散層２５ａｎ^-型不純物拡散層２５ｂｎ⁺型不純物拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された一導電型不純物拡
散層からなるウェルと、前記ウェルの表層に形成されるＭＯＳトランジスタのソ
ース、ドレインとなる反対導電型不純物拡散層と、前記反対導電型不純物拡散層の下に接合して形成され、
前記ウェルよりも低い濃度の低濃度一導電型不純物拡散
層とを有することを特徴とする半導体装置。
【請求項２】第１のエネルギー且つ第１のドーズ量の条
件で一導電型不純物を半導体基坂内にイオン注入してウ
ェルを形成する工程と、前記ウェル内の不純物濃度のピークよりも浅い位置にピ
ークが存在する第２のエネルギーで且つ前記第１のドー
ズ量よりも少ない第２のドーズ量とする条件で、反対導
電型不純物を前記ウェル内にイオン注入して前記ウェル
に一導電型不純物低濃度領域を形成する工程と、前記第２のエネルギーよりも小さい第３のエネルギーで
反対導電型不純物を前記ウェルにイオン注入してＭＯＳ
トランジスタのソース、ドレインとなる反対導電型不純
物拡散層を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項３】前記第１の条件でイオン注入された前記一
導電型不純物と前記第２の条件でイオン注入された前記
反対導電型不純物の各濃度の分布を実質的に保持する温
度及び時間で前記半導体基板を加熱する工程を有するこ
とを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】前記第１の条件で前記一導電型不純物のイ
オン注入は、前記半導体基板に素子分離酸化膜を形成し
た後であっで該素子分離酸化膜に囲まれた領域に行わ
れ、しかも前記反対導電型不純物をイオン注入するための前
記第２のエネルギーは該素子分離酸化膜を突き抜けない
大きさであることを特徴とする請求項２記載の半導体装
置の製造方法。
【請求項５】前記第１の条件でイオン注入される前記反
対導電型不純物はホウ素であって、前記第１の条件の前
記第１のエネルギーは２５０keV を超えない大きさであ
り、前記第２の条件でイオン注入される前記一導電型不純物
は燐であることを特徴とする請求項２記載の半導体装置
の製造方法。
【請求項６】前記第１の条件でイオン注入されるイオン
深さが１μｍを超えないことを特徴とする請求項２記載
の半導体装置の製造方法。
【請求項７】半導体基板に形成された一導電型不純物拡
散層からなるウェルと、前記ウェルを囲む素子分離酸化膜構造と、前記ウェルの上に絶縁膜を介して形成されたＭＯＳトラ
ンジスタのゲート電極と、前記ゲート電極の側壁に形成された絶縁性サイドウォー
ルと、前記ＭＯＳトランジスタのソース、ドレインとな
る低濃度反対導電型不純物拡散層と、前記ＭＯＳトランジスタのソース、ドレインとなる高濃
度反対導電型不純物拡散層と、前記ウェル内にあって、前記高濃度反対導電型不純物拡
散層の下に形成されて前記ウェルよりも不純物濃度の低
い低濃度一導電型不純物拡散層と、前記低濃度一導電型不純物拡散層のゲート電極寄りに隣
設し且つ前記低濃度反対導電型不純物拡散層の下に形成
され、前記ウェルよりも高い濃度の高濃度一導電型不純
物拡散層とを有することを特徴とする半導体装置。
【請求項８】ゲート電極と素子分離領域が形成された半
導体基仮の上方から、少なくともウェル形成のための一
導電型不純物のイオン注入と、ソース、ドレィン用の不
純物拡散層を形成するための反対導電型不純物のイオン
注入を同一のイオン注入装置で、半導体基板を真空容器
から出すことなく行うことを特徴とする半導体装置の製
造方法。
【請求項９】ＭＯＳトランジスタのサイドウォールを側
壁に有するゲート電極と素子活性領域とを半導体基坂上
に形成する工程と、順番を規定されることのない以下の（１）〜（５）のイ
オン注入の工程と、（１）ウェル構造を構成する一導電型不純物をイオン注
入する第１のイオン注入と、（２）前記第１のイオン注入での前記一導電型不純物よ
りも低いドーズ量であり、ソース、ドレインより深く且
つ前記ウェル内に止まる条件で反対導電型不純物を前記
ウェル内にイオン注入する第２のイオン注入と、（３）前記第２のイオン注入よりも広い領域で且つ深さ
方向の不純物分布形状が前記第２のイオン注入と略同じ
になる条件にて、前記ゲート電極の側壁に対して角度を
持たせて一導電型不純物を前記ウェルにイオン注入する
第３のイオン注入と、（４）前記ソース、ドレインとなるＬＤＤ構造の低濃度
不純物拡散層を構成する反対導電型不純物を、前記ゲー
ト電極の側壁に対して角度をもたせて前記ウェルにイオ
ン注入する第４のイオン注入と、（５）前記ソース、ドレインとなる高濃度不純物拡散層
を構成する反対導電型不純物を前記ウェルに第５のイオ
ン注入と、前記イオン注入された前記一導電型不純物及び前記反対
導電型不純物の分布を実質的に保持するような条件で前
記半導体基板を熱処理する工程とを有することを特徴と
する半導体装置の製造方法。
【請求項１０】前記第１のイオン注入、前記第２のイオ
ン注入、前記第３のイオン注入及び前記第４のイオン注
入を真空雰囲気から出すことなく同一イオン注入装置内
で行うことを特徴とする請求項９記載の半導体装置の製
造方法。
【請求項１１】前記第１のイオン注入、前記第２のイオ
ン注入、前記第３のイオン注入、前記第４のイオン注入
及び前記第５のイオン注入を真空雰囲気から出すことな
く同一イオン注入装置内で行うことを特徴とする請求項
９記載の半導体装置の製造方法。
【請求項１２】前記第５のイオン注入を、第２のイオン
注入、第４のイオン注入工程より先に行うことを特徴と
する請求項９記載の半導体装置の製造方法。