JP2003060073A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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朋弘 山下
Masashi Kitazawa
雅志 北澤
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Abstract

(57)【要約】 【課題】 ウェル形成の際の不純物イオン注入を所定の
入射角度をもって行うことに起因するウェルと拡散層間
の実効的分離幅の劣化を抑える。 【解決手段】 ウェルの形成を、第１の方向からの所定
の入射角度および加速電圧、ドーズ量による第１の不純
物イオン注入と、第１の方向と平面視で１８０度異なる
第２の方向からの、第１の不純物イオン注入と同じ入射
角度および加速電圧、ドーズ量による第２の不純物イオ
ン注入の２回に分けて行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、微細化の
傾向はさらに強まっており、半導体装置を構成する素子
間の分離幅を縮小することは極めて重要である。
【０００３】図２８は、従来の半導体装置におけるＣＭ
ＯＳ構造を示す断面図である。半導体基板１の所定の領
域には素子分離酸化膜３が形成されている。さらに半導
体基板１内には、Ｐウェル４とＮウェル５が形成されて
おり、Ｎウェル５上に形成されたＰＭＯＳＦＥＴはＰ型
拡散層６を有し、Ｐウェル６上に形成されたＮＭＯＳは
Ｎ型拡散層７を有している。ここで、ＰＭＯＳＦＥＴ、
ＮＭＯＳＦＥＴのゲート電極等の図示は省略している。
Ｎウェル５上のＰ型拡散層６同士およびＰウェル４上の
Ｎ型拡散層７同士は、それぞれ素子分離酸化膜３で電気
的に分離されている。さらに、Ｐウェル４とＮウェル５
上のＰ型拡散層６間およびＮウェル５とＰウェル４上の
Ｎ型拡散層７間も素子分離酸化膜３によって電気的に分
離されている。
【０００４】以下、図２８に示した半導体装置のＣＭＯ
Ｓ構造の製造工程の一例を、図２９〜図３４を用いて説
明する。まず、半導体基板１の主表面上に１０〜３０ｎ
ｍの酸化膜８を形成し、窒化膜９を１００〜２００ｎｍ
堆積する。その後フォトレジスト（図示せず）を形成し
パターンニングして素子分離酸化膜３を形成する領域を
開口し、それをマスクとして異方性エッチングを行うこ
とで、素子分離酸化膜３を形成する領域に２００〜４０
０ｎｍの深さを有する素子分離用溝２を形成する（図２
９）。その上に、素子分離酸化膜３となる酸化膜を３０
０〜６００ｎｍ堆積し、素子分離用溝２内を埋める（図
３０）。次にＣＭＰやドライエッチング、ウェットエッ
チングあるいはそれらの併用により酸化膜３を平坦化す
ると共に、窒化膜９上の酸化膜３を除去する（図３
１）。最後に窒化膜９を除去することにより素子分離酸
化膜３の形成工程が完了する（図３２）。
【０００５】次に１〜３μｍの厚さを有するフォトレジ
スト１０ａを形成し、Ｐウェル４を形成する領域をパタ
ーンニングにより開口する。そして、Ｐ型の不純物イオ
ンであるボロンを加速電圧６０ｋｅＶ〜１８０ｋｅＶ、
ドーズ量２×１０12〜２×１０13／ｃｍ2の条件で注入
して、素子間のパンチスルー防止用チャネルカット層１
１を形成する。その後、ボロンを加速電圧２００ｋｅＶ
〜１ＭｅＶ、ドーズ量４×１０12〜４×１０13／ｃｍ2
の条件で注入し、レトログレードウェル１２を形成する
（図３３）。ここで、これらの不純物イオンの注入はチ
ャネリングを防止するため７度程度の傾き（入射角度）
をもって行われる。そしてさらに、ＮＭＯＳの閾値電圧
調整用のドーピングを行い、Ｐウェル４が形成される。
【０００６】その次に、１〜３μｍの厚さを有するレジ
スト１０ｂを形成し、Ｎウェル５を形成する領域をパタ
ーンニングにより開口する。そして、Ｎ型の不純物イオ
ンである燐を１２０ｋｅＶ〜３８０ｋｅＶ、２×１０12
〜２×１０13／ｃｍ2の条件で注入して、素子間のパン
チスルー防止用チャネルカット層１３を形成する。その
後、燐を４００ｋｅＶ〜２ＭｅＶ、４×１０12〜４×１
０13／ｃｍ2の条件で注入してレトログレードウェル１
４を形成する（図３４）。ここでも、これらの燐の注入
はチャネリングを防止するために７度程度の入射角度を
もって行われる。そしてさらに、ＰＭＯＳの閾値電圧調
整用のドーピングを行い、Ｎウェル５が形成される。
【０００７】その後、図示は省略するが、ゲート電極、
Ｐ型拡散層６、Ｎ型拡散層７を形成し、さらに層間絶縁
膜、コンタクトホール、配線層を形成することによりＬ
ＳＩ装置が完成される。
【０００８】
【発明が解決しようとする課題】図３３に示したよう
に、Ｐウェル４形成のための不純物イオン注入は、７度
程度の傾きをつけて行われる。その場合、レジストの高
さによるシャドウイング効果と、レジスト１０ａの下部
に潜り込む不純物イオンの存在により、実際に形成され
る不純物イオンの分布（即ちチャネルカット層１１およ
びレトログレートウェル１２）はレジストマスク１０ａ
の開口部の位置に対してシフトする。つまり、Ｐウェル
４の位置がシフトしてしまう。
【０００９】さらに、図３４に示したように、Ｎウェル
５形成のための不純物イオン注入もまたＰウェルの不純
物イオン注入と同様に傾きをつけて行われ、それにより
実際に形成される不純物イオンの分布（即ちチャネルカ
ット層１３およびレトログレートウェル１４）もまたＰ
ウェル４と同じ方向にシフトする。つまり、Ｎウェル５
の位置もＰウェルと同じ方向にシフトしてしまう。
【００１０】よって、以上示した従来の半導体装置の製
造方法によれば、図３５に示すようにＰウェル４とＮウ
ェル５との境界は、それぞれレジストマスク１０ａおよ
び１０ｂの開口位置、即ち設計位置に対してシフトして
しまう。その結果、ウェル形成の際の不純物イオン注入
におけるマスクの境界ＡではＰウェル４内のＮ型拡散層
７とＮウェル５との距離は長くなり、その間における実
際に効果的な分離幅（実効的分離幅）は大きくなるが、
Ｎウェル５内のＰ型拡散層６とＰウェル４との距離は短
くなり、その間の実効的分離幅は小さくなってしまう。
一方、マスクの境界ＢではＰウェル４とＮウェル５内の
Ｐ型拡散層６との距離は長くなり、その間の実効的分離
幅は大きくなるが、Ｎウェル５とＰウェル４内のＮ型拡
散層７の実効的分離幅は小さくなってしまう。つまり、
ウェルと拡散層の実効分離幅にアンバランスが生じる。
【００１１】ここで、図３６においてｄｎ０およびｄｐ
０は、それぞれマスク境界Ａおよびマスク境界Ｂにおけ
るＮウェル５とＰウェル４内のＮ型拡散層７との分離幅
の設計値である。また、ｄｎ＋およびｄｎ−は、それぞ
れマスク境界Ａおよびマスク境界ＢにおけるＮウェル５
とＰウェル４内のＮ型拡散層７との実効的分離幅を示し
ており、ｄｐ＋およびｄｐ−は、それぞれマスク境界Ａ
およびマスク境界ＢにおけるＰウェル４とＮウェル５内
のＰ型拡散層６との実効的分離幅を示している。
【００１２】図３７は、上記したウェルのシフトの問題
を説明するための平面図である。この図においてＰ＋は
Ｐ型拡散層、Ｎ＋はＮ型拡散層を示している。また、図
の左側の方向を０度方向と定義する。例えば、図の実線
で示したＮウェルの位置を開口したレジストをマスクに
して、０度方向から約７度の入射角度をもってＮウェル
形成のための不純物イオン注入を行った場合、Ｎウェル
は図３７の点線で示すように、レジストの開口位置即ち
設計位置からシフトして形成される。さらに、Ｐウェル
も約７度の入射角度による０度方向からの不純物イオン
注入により形成されると、Ｐウェルもまた同じ点線で示
すように設計位置からシフトして形成される。
【００１３】その結果、図３７のマスクの境界Ｃにおけ
るＮウェル内のＰ型拡散層とＰウェルとの間の実効的分
離幅、および、マスクの境界ＤにおけるＰウェル内のＮ
型拡散層とＮウェルとの間の実効的分離幅は、共に設計
値よりも小さくなってしまう。
【００１４】また、例えば図３８のようなＮウェル、Ｐ
ウェルおよびＮ型拡散層の配置において、Ｎウェルおよ
びＰウェルの形成を０度方向からの不純物イオン注入に
よって行ったとする。このとき、ＮウェルおよびＰウェ
ルは、設計位置から１８０度方向に向けてシフトするの
で、Ｎウェルの０度方向に位置するＮ型拡散層とＮウェ
ルとの実効的分離幅は大きくなり、その間の耐電圧性能
は向上する。一方、Ｎウェルの１８０度方向に位置する
Ｎ型拡散層とＮウェルとの実効的分離幅は小さくなり、
その間の耐電圧性能は低下する。また、Ｎウェルの９０
度方向および２７０度方向に位置するＮ型拡散層とＮウ
ェルとの実効的分離幅は設計値の値が維持される。この
ようなケースにおける、Ｎ型拡散層がＮウェルに対して
位置する方向（角度）とその間の耐電圧との関係は、図
４０の実線のグラフのようになる。
【００１５】さらに、図３９のようなＮウェル、Ｐウェ
ルおよびＰ型拡散層の配置において、ＮウェルおよびＰ
ウェルの形成を０度方向からの不純物イオン注入によっ
て行ったとする。このときも、ＮウェルおよびＰウェル
は、設計位置から１８０度方向にシフトするので、Ｎウ
ェル内の０度側に位置するＰ型拡散層とＰウェルとの実
効的分離幅は小さくなり、その間の耐電圧性能は低下す
る。一方、Ｎウェル内の１８０度側に位置するＰ型拡散
層とＰウェルの実効的分離幅は大きくなり、その間の耐
電圧性能は向上する。また、Ｎウェル内の９０度側およ
び２７０度側に位置するＰ型拡散層とＰウェルとの実効
的分離幅は設計値の値が維持される。このようなケース
における、Ｐ型拡散層がＮウェル内において位置する方
向（角度）とその間の耐電圧との関係は、図４０の破線
のグラフのようになる。
【００１６】つまり、図４０のグラフからも分かるよう
に、ＰウェルとＰ型拡散層間およびＮウェルとＮ型拡散
層間の耐電圧特性即ち分離特性は、ウェル形成時におけ
る不純物イオン注入の方向と、ウェルに対して拡散層が
位置する方向との関係に依存して変化する。そこで、ウ
ェルと拡散層の位置関係を分離特性が最も向上する方向
関係のみに限定して配置すれば、最も効率良くそれらを
配置することができることとなる。しかし、実際の半導
体集積回路設計においては、ウェルに対する拡散層の方
向を一方向に限定することは、事実上不可能であるた
め、ウェルと拡散層との分離幅の最小値、即ち最小分離
幅は、ウェルと拡散層との間の分離特性が最悪になる配
置を基に決定する必要がある。
【００１７】このように、ウェル形成のための不純物イ
オン注入を所定の入射角度をもって行うことによる、ウ
ェル−拡散層間の実効的分離幅の劣化（分離特性の劣
化）は、素子間の分離幅縮小による半導体集積回路の高
集積化を阻害する要因となる。
【００１８】本発明は以上ような問題を解決するために
なされたものであって、ウェル形成の際の不純物イオン
注入を所定の入射角度をもって行うことに起因するウェ
ルと拡散層間の実効的分離幅の劣化を抑えることをので
きる半導体装置およびその製造方法を提供することを目
的とする。
【００１９】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、（ａ）半導体基板上に、ウェルが形成
される領域が開口したレジストを形成する工程と、
（ｂ）前記レジストが形成された前記半導体基板に、非
垂直な第１の方向からの第１の不純物イオン注入を行う
工程と、（ｃ）前記レジストが形成された前記半導体基
板に、前記第１の方向と平面視で１８０度異なる非垂直
な第２の方向からの第２の不純物イオン注入を行う工程
とを備えることを特徴とする。
【００２０】請求項２に係る半導体装置の製造方法は、
請求項１に記載の半導体装置の製造方法であって、前記
工程（ｂ）における前記第１の不純物イオン注入の入射
角度および加速電圧、ドーズ量と、前記工程（ｃ）にお
ける前記第２の不純物イオン注入の入射角度および加速
電圧、ドーズ量とが同一であることを特徴とする。
【００２１】請求項３に係る半導体装置の製造方法は、
請求項１に記載の半導体装置の製造方法であって、さら
に、（ｄ）前記レジストが形成された前記半導体基板
に、前記第１の方向と平面視で９０度異なる第３の方向
から、前記第１の不純物イオン注入と同一の入射角度お
よび加速電圧、ドーズ量による第３の不純物イオン注入
を行う工程と、（ｅ）前記レジストが形成された前記半
導体基板に、前記第３の方向と平面視で１８０度異なる
第４の方向から、前記第１の不純物イオン注入と同一の
入射角度、加速電圧、ドーズ量による第４の不純物イオ
ン注入を行う工程とを備えることを特徴とする。
【００２２】請求項４に係る半導体装置の製造方法は、
請求項１に記載の半導体装置の製造方法であって、前記
半導体基板が、素子分離領域を有し、前記工程（ｂ）に
おける前記第１の不純物イオン注入により、前記素子分
離領域の底部近傍の深さに第１の不純物濃度ピークを形
成し、前記工程（ｃ）における前記第２の不純物イオン
注入により、前記第１の不純物濃度ピークよりも深い位
置に第２の不純物濃度ピークを形成することを特徴とす
る。
【００２３】請求項５に係る半導体装置の製造方法は、
（ａ）半導体基板上に、Ｐウェルが形成される領域が開
口した第１のレジストを形成する工程と、（ｂ）前記第
１のレジストが形成された前記半導体基板に、非垂直な
第１の方向からの第１の不純物イオン注入によりＰウェ
ルを形成する工程と、（ｃ）前記半導体基板上に、Ｎウ
ェルが形成される領域が開口した第２のレジストを形成
する工程と、（ｄ）前記第２のレジストが形成された前
記半導体基板に、前記第１の方向と平面視で１８０度異
なる非垂直な第２の方向からの第２の不純物イオン注入
によりＮウェルを形成する工程とを備えることを特徴と
する。
【００２４】請求項６に係る半導体装置の製造方法は、
請求項１から請求項５のいずれかに記載の半導体装置の
製造方法であって、前記ウェルの形状が、前記第１の方
向および第２の方向に対して平面視で４５度を成す辺の
みによって形成される多角形であることを特徴とする。
【００２５】請求項７に係る半導体装置は、平面視で１
８０度異なる非垂直な２方向からの不純物イオン注入に
よって形成されたウェルを備えることを特徴とする。
【００２６】請求項８に係る半導体装置は、請求項７に
記載の半導体装置であって、前記平面視で１８０度異な
る２方向からの不純物イオン注入が、共に同一の入射角
度および加速電圧、ドーズ量によるものであることを特
徴とする。
【００２７】請求項９に係る半導体装置は、同一の入射
角度および加速電圧、ドーズ量による、平面視で９０度
ずつ異なる非垂直な４方向からの不純物イオン注入によ
って形成されたウェルを備えることを特徴とする。
【００２８】請求項１０に係る半導体装置は、非垂直な
第１の方向からの不純物イオン注入により素子分離領域
の底部近傍の深さに形成された第１の不純物濃度のピー
クと、前記第１の方向と平面視で１８０度異なる非垂直
な第２の方向からの不純物イオン注入により前記第１の
不純物濃度のピークよりも深い位置に形成された第２の
不純物濃度のピークとを有するウェルを備えることを特
徴とする。
【００２９】請求項１１に係る半導体装置は、第１の方
向からの不純物イオン注入により形成されたＰウェル
と、前記第１の方向と平面視で１８０度異なる第２の方
向からの不純物イオン注入により前記Ｐウェルと同じ深
さに形成されたＮウェルとを有することを特徴とする。
【００３０】請求項１２に係る半導体装置は、請求項７
から請求項１１のいずれかに記載の半導体装置であっ
て、前記ウェルの形状が、前記不純物イオン注入の方向
に対して平面視で４５度を成す辺のみによって形成され
る多角形であることを特徴とする。
【００３１】請求項１３に係る半導体装置は、半導体基
板の表面内に形成され、前記表面から深さ方向に対して
広がりを有する形状のウェルを備えることを特徴とす
る。
【００３２】請求項１４に係る半導体装置は、請求項１
３に記載の半導体装置であって、前記ウェルの形状の広
がりが、平面視で１８０度異なる２方向に向かうもので
あることを特徴とする。
【００３３】請求項１５に係る半導体装置は、請求項１
３に記載の半導体装置であって、前記ウェルの形状の広
がりが、平面視で９０度ずつ度異なる４方向に向かうも
のであることを特徴とする。
【００３４】請求項１６に係る半導体装置は、請求項１
３に記載の半導体装置であって、前記半導体基板の素子
分離領域の底部近傍の深さの平面視第１領域に形成され
た第１の不純物濃度のピークと、前記第１の不純物濃度
ピークよりも深い位置の平面視第２領域に形成された第
２の不純物濃度のピークとを有するウェルを備え、前記
第１の不純物濃度ピークが、前記２方向のうちの一方向
にずれ、前記第２の不純物濃度ピークが、前記２方向の
うちの他方向にずれることを特徴とする。
【００３５】請求項１７に係る半導体装置は、請求項１
３から請求項１６のいずれかに記載の半導体装置であっ
て、前記ウェルの形状が、前記ウェル形状の広がりの方
向に対して平面視で４５度を成す辺のみによって形成さ
れる多角形であることを特徴とする。
【００３６】請求項１８に係る半導体装置は、半導体基
板の深さ方向に対してずれを有する形状のＰウェルおよ
びＮウェルを備え、前記Ｐウェルのずれの方向と、前記
Ｎウェルのずれの方向が、平面視で１８０度異なること
を特徴とする。
【００３７】請求項１９に係る半導体装置は、請求項１
８に記載の半導体装置であって、前記Ｐウェルの形状お
よび前記Ｎウェルの形状が、前記Ｐウェルのずれの方向
および前記Ｎウェルのずれの方向に対して平面視で４５
度を成す辺のみによって形成される多角形であることを
特徴とする。
【００３８】
【発明の実施の形態】＜実施の形態１＞図１および図２
は、本発明の実施の形態１に係る半導体装置のＣＭＯＳ
構造を示す断面図である。これらの図に示すように、半
導体基板１の所定の領域に素子分離酸化膜３が形成され
ている。また、半導体基板１内には、Ｐウェル４とＮウ
ェル５が形成されており、Ｎウェル５上に形成されたＰ
ＭＯＳＦＥＴはＰ型拡散層６を有し、Ｐウェル４上に形
成されたＮＭＯＳはＮ型拡散層７を有している。ここ
で、ＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴのゲート電極等の
図示は省略している。
【００３９】Ｎウェル５上のＰ型拡散層６同士およびＰ
ウェル４上のＮ型拡散層７同士は、それぞれ素子分離酸
化膜３で電気的に分離されている。さらに、Ｐウェル４
とＮウェル５上のＰ型拡散層６間およびＮウェル５とＰ
ウェル４上のＮ型拡散層７間も素子分離酸化膜３によっ
て電気的に分離されている。ここで、本実施の形態にお
いては、図３５および図３６に示した従来の半導体装置
のようなＮウェル５およびＰウェル４の境界のシフトは
無く、Ｎウェル５とＰウェル４の境界の位置は、それぞ
れその設計位置に一致している。
【００４０】以下、図１および図２に示した半導体装置
の製造工程を説明する。まず、図２９〜図３２に示した
従来の半導体装置との製造工程と同様の方法で、半導体
基板１の主表面上の所定領域に素子分離酸化膜３を形成
する。
【００４１】そして１〜３μｍの厚さを有するフォトレ
ジスト１０ａを形成し、Ｐウェル４を形成する領域をパ
ターンニングにより開口する。ここで、Ｐ型の不純物イ
オンであるボロンを加速電圧６０ｋｅＶ〜１８０ｋｅ
Ｖ、ドーズ量１×１０12〜１×１０13／ｃｍ2の条件
（即ち、従来のチャネルカット層１１形成時に対して同
じ加速電圧、半分のドーズ量）で２〜９度の傾き（入射
角度）をもって第１の方向から注入して１回目のチャネ
ルカット層１１ａを形成する（図３）。次にボロンを１
回目のチャネルカット層１１ａを形成したのと同一の加
速電圧、ドーズ量、入射角度をもって１回目とは平面視
で１８０度異なる第２の方向から注入して、２回目のチ
ャネルカット層１１ｂを形成する（図４）。つまり、平
面視で１８０度異なる２方向からの不純物イオン注入に
よりチャネルカット層が形成される。
【００４２】さらに、ボロンを２００ｋｅＶ〜１Ｍｅ
Ｖ、２×１０12〜２×１０13／ｃｍ2の条件（即ち、従
来のレトログレードウェル１２形成時に対して同じ加速
電圧、半分のドーズ量）で２〜９度の入射角度をもって
第１の方向から注入して１回目のレトログレードウェル
１２ａを形成する。その後さらに、ボロンを１回目のレ
トログレードウェル１２ａを形成したのと同一の加速電
圧、ドーズ量、入射角度をもって第２の方向から注入し
て２回目のレトログレードウェル１２ｂを形成する（図
５）。つまり、平面視で１８０度異なる２方向からの不
純物イオン注入によりレトログレードウェルが形成され
る。
【００４３】そして、ＮＭＯＳの閾値電圧調整用のドー
ピングを行い、Ｐウェル４が形成される。以上のように
Ｐウェル４は、互いに１８０度異なる第１の方向および
第２の方向の２方向からの不純物イオン注入によって形
成されるので、結果としてその形状は、半導体基板１の
深さ方向に対して第１の方向および第２の方向に向う広
がりを有することとなる。
【００４４】次にレジスト１０ｂを形成し、Ｎウェル５
となる領域をパターンニングにより開口する。ここで、
Ｎ型の不純物イオンである燐を１２０ｋｅＶ〜３８０ｋ
ｅＶ、１×１０12〜１×１０13／ｃｍ2の条件（即ち、
従来のチャネルカット層１３形成時に対して同じ加速電
圧、半分のドーズ量）で２〜９度の入射角度をもって、
第１の方向から注入して１回目のチャネルカット層１３
ａを形成する。次に燐を１回目のチャネルカット層１３
ａを形成したのと同一の加速電圧、ドーズ量、入射角度
をもって第２の方向から注入して２回目のチャネルカッ
ト層１３ｂを形成する（図６）。つまり、平面視で１８
０度異なる２方向からの不純物イオン注入によりチャネ
ルカット層が形成される。
【００４５】さらに燐を４００ｋｅＶ〜２ＭｅＶ、２×
１０12〜２×１０13／ｃｍ2の条件（即ち、従来のレト
ログレードウェル１４形成時に対して同じ加速電圧、半
分のドーズ量）で２〜９度の入射角度をもって第１の方
向から注入して１回目のレトログレードウェル１４ａを
形成する。その後さらに、燐を１回目のレトログレード
ウェル１４ａを形成したのと同一の加速電圧、ドーズ
量、入射角度をもって第２の方向から注入して２回目の
レトログレードウェル１４ｂを形成する（図７）。つま
り、平面視で１８０度異なる２方向からの不純物イオン
注入によりレトログレードウェルが形成される。
【００４６】そして、ＰＭＯＳの閾値電圧調整用のドー
ピングを行い、Ｎウェル５が形成される。以上のように
Ｎウェル５は、互いに１８０度異なる第１の方向および
第２の方向の２方向からの不純物イオン注入によって形
成されるので、結果としてその形状は、半導体基板１の
深さ方向に対して第１の方向および第２の方向に向う広
がりを有することとなる。
【００４７】以上のように、形成されるＰウェル４はお
よびＮウェル５のシフトは、第１の方向および第２の方
向の両方に向けて生じることとなる。しかし、隣接する
ＮウェルとＰウェルとの境界において、互いにそのシフ
トを打ち消し合うので、結果として図８に示すように、
完成したＰウェルとＮウェルとの境界にはシフトは生じ
ない。
【００４８】次に活性領域上の酸化膜を除去した後、１
〜１０ｎｍの膜厚を有するゲート絶縁膜１５を形成し、
ゲート電極２０を１００〜２００ｎｍ堆積する（図
９）。図示は省略するが、その後ゲート電極２０をパタ
ーンニングし、必要に応じてゲートサイドウォールを形
成する。
【００４９】そして、レジスト２１ａを形成し、パター
ンニングによりＰ型拡散層６となる領域を開口して、ボ
ロンを１〜１０ｋｅＶ、１×１０15〜１×１０16／ｃｍ
2の条件で注入することによりＮウェル５上にＰ型拡散
層６を形成する（図１０）。次にレジスト２１ｂを形成
し、パターンニングによりＮ型拡散層７となる領域を開
口して、砒素を２０〜１００ｋｅＶ、１×１０15〜１×
１０16／ｃｍ2の条件で注入することによりＰウェル４
上にＮ型拡散層７を形成する（図１１）。また以上の工
程において、熱処理が必要に応じて施される。図示は省
略するがさらにこの後、層間絶縁膜、コンタクトホー
ル、配線層等を形成することによりＬＳＩ装置が完成さ
れる。
【００５０】以上の工程によれば、不純物イオン注入に
傾きをつけることによるＰウェル４およびＮウェル５の
シフトは、第１の方向および、第１の方向とは平面視で
１８０度異なる第２の方向の両方に向けて生じる。ま
た、隣接するＮウェルとＰウェルとの境界において、互
いにそのシフトを打ち消し合うので、ＰウェルとＮウェ
ルとの境界は設計位置に保たれ、実効的分離幅のアンバ
ランスの発生を抑え、それにより実行分離幅の劣化は抑
えられる。
【００５１】また、ウェル形成時の不純物イオン注入
は、第１の方向および第２の方向からの２回に分けて行
われる。例えば、図１２のような配置におけるＮウェル
およびＰウェルの形成を、本実施の形態に示した上記工
程に基づいて、それぞれ０度方向からの不純物イオン注
入と、１８０度方向からの不純物イオン注入とに分けて
行った場合、同図に示すように、ＮウェルおよびＰウェ
ルは共に０度方向および１８０度方向にシフトする。し
かし、これら２回の不純物イオン注入はそれぞれ、従来
１回で行っていた不純物イオン注入の半分のドーズ量に
よるものであるので、ウェルのシフト量は図１２の点線
に示すように、図３７に示した従来の半導体装置におけ
るシフト量の半分程度に抑えられるのと等価になる。従
って、Ｐウェル内のＮ型拡散層とＮウェル間の実効的分
離幅、および、Ｎウェル内のＰ型拡散層とＰウェル間の
実効的分離幅の劣化は従来の半導体装置に比べて抑えら
れる。
【００５２】また、図１３は、図１２と同じパターンに
対して、イオン注入が行われる第１の方向および第２の
方向を、ウェルの各境界線に対して４５度とした場合の
図である。この場合、ウェルの上下方向および左右方向
のシフト量は、図１２の場合に比べてさらに抑えられる
と共に、ウェルに対する分離特性が特に劣化してしまう
方向は無くなる。言い換えれば、分離特性が最悪となる
方向の分離特性は向上される。上述したように、実際の
半導体集積回路設計においては、ウェルと拡散層との間
の最小分離幅は、分離特性が最悪になる配置を基準とし
て決定する必要があるので、このことは最小分離幅を従
来の半導体装置よりもさらに小さく設定できることを意
味している。つまり、半導体装置の高集積化に寄与でき
る。
【００５３】別の言い方をすれば、ウェルの形状をウェ
ル形成の際の不純物イオンの注入方向と４５度を成す辺
による多角形に限定することで、分離特性の劣化を効果
的に抑えることができると共に分離特性が特に劣化する
方向を無くすことができる。
【００５４】ここで、上記した本実施の形態に係る半導
体装置の製造工程において、不純物イオン注入は、従来
の半導体装置の製造工程における不純物イオン注入の１
／２のドーズ量をもって平面視で１８０度異なる２方向
からの２回に分けて行ったが、図１４に示すように９０
度ずつ異なる４方向から、４回に分けて行っても良い。
ただし、その場合は、それぞれの不純物イオン注入は、
従来の半導体装置の製造工程における不純物イオン注入
の１／４のドーズ量をもって行われる。なお、この場合
形成されるウェルの形状は、半導体基板１の深さ方向に
対して９０度ずつ異なる４方向への広がりを有すること
となる。
【００５５】図１２、図１４に示すように、不純物イオ
ン注入を９０度ずつ異なる４方向からの４回に分けて行
った場合、同注入を１８０度異なる２方向からの２回に
分けて行う場合に比べ、ウェルのシフト量をさらに半分
程度に抑えることができる。つまり、ウェルと拡散層と
の間の実効的分離幅の劣化をさらに抑えることができ
る。またこの場合は、ウェルの形状が多角形であれば、
拡散層との分離特性が特に劣化する方向は生じない。
【００５６】またさらに、図１５に示すように、４回の
不純物イオン注入の方向をウェルの各境界線に対して４
５度とした場合、ウェルの上下方向および左右方向のシ
フト量は、特に抑えられる。言い換えれば、ウェルの形
状をウェル形成の際の不純物イオンの注入方向と４５度
を成す辺による多角形に限定することで、分離特性の劣
化を効果的に抑えることができる。
【００５７】なお、以上説明においては、ウェルが半導
体基板の基板の深い位置に２つの不純物濃度ピーク（チ
ャネルカット層およびレトログレードウェル）を有する
構成について説明を行ったが、本発明の適用の範囲をこ
れに限定するものではなく、１つ以上の不純物濃度ピー
クを有するウェルに広く適応できることは明らかであ
る。
【００５８】＜実施の形態２＞図１６は本発明の実施の
形態２に係る半導体装置のＣＭＯＳ構造を示した断面図
である。この図に示すように、半導体基板１の所定の領
域に素子分離酸化膜３が形成されている。また、半導体
基板１内には、Ｐウェル４とＮウェル５が形成されてお
り、Ｎウェル５上に形成されたＰＭＯＳＦＥＴはＰ型拡
散層６を有し、Ｐウェル４上に形成されたＮＭＯＳはＮ
型拡散層７を有している。ここで、ＰＭＯＳＦＥＴ、Ｎ
ＭＯＳＦＥＴのゲート電極等の図示は省略している。
【００５９】Ｎウェル５上のＰ型拡散層６同士およびＰ
ウェル４上のＮ型拡散層７同士は、それぞれ素子分離酸
化膜３で電気的に分離されている。さらに、Ｐウェル４
とＮウェル５上のＰ型拡散層６間およびＮウェル５とＰ
ウェル４上のＮ型拡散層７間も素子分離酸化膜３によっ
て電気的に分離されている。
【００６０】ここで、本実施の形態においてＰウェル４
とＮウェル５はいずれも、素子分離酸化膜３の底部近傍
の深さにチャネルカット層、それよりも深い位置にレト
ログレードウェルの、２つの不純物濃度のピークを有す
る。図１６に示すように、Ｐウェル４のチャネルカット
層１１、レトログレードウェル１２は共に、ウェル形成
の際の不純物イオン注入におけるマスクの境界Ａおよび
Ｂ（即ち、ウェルの境界の設計位置）からシフトしてい
る。ただし、チャネルカット層１１のシフトの方向と、
レトログレードウェル１２のシフトの方向とは互いに１
８０度異なる方向である。同様に、Ｎウェル５のチャネ
ルカット層１３とレトログレードウェル１４も互いに１
８０度異なる方向にシフトしている。
【００６１】以下、図１７〜図２０を用いて、実施の形
態２に係る半導体装置の製造工程を説明する。まず、図
２９〜図３２に示した従来の半導体装置との製造工程と
同様の方法で、半導体基板１の主表面上の所定領域に素
子分離酸化膜３を形成する。
【００６２】そして１〜３μｍの厚さを有するフォトレ
ジスト１０ａを形成し、Ｐウェル４を形成する領域をパ
ターンニングにより開口する。ここで、Ｐ型の不純物イ
オンであるボロンを６０ｋｅＶ〜１８０ｋｅＶ、２×１
０12〜２×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて第１の方向から注入してチャネルカット層１１を形
成する（図１７）。
【００６３】次にボロンを２００ｋｅＶ〜１ＭｅＶ、４
×１０12〜４×１０13／ｃｍ2の条件で２〜９度の傾き
をつけて第１の方向とは１８０度反対の第２の方向から
注入してレトログレードウェル１２を形成する（図１
８）。さらに、ＮＭＯＳの閾値電圧調整用のドーピング
を行い、Ｐウェル４が形成される。
【００６４】次にレジスト１０をパターンニングしてＮ
ウェル５となる領域を開口する。ここで、Ｎ型の不純物
イオンである燐を１２０ｋｅＶ〜３８０ｋｅＶ、２×１
０12〜２×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて第２の方向から注入してチャネルカット層１３を形
成する（図１９）。
【００６５】次に燐を４００ｋｅＶ〜２ＭｅＶ、４×１
０12〜４×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて第１の方向から注入してレトログレードウェル１４
を形成する（図２０）。さらに、ＰＭＯＳの閾値電圧調
整用のドーピングを行い、Ｎウェル５が形成される。以
上で、Ｐウェル４とＮウェル５が完成される。
【００６６】そして、図９〜図１１と同様の方法でゲー
ト電極、Ｐ型拡散層６、Ｎ型拡散層７を形成する。さら
に、層間絶縁膜、コンタクトホール、配線層を形成する
ことによりＬＳＩ装置が完成される。
【００６７】Ｐウェル４のチャネルカット層１１とレト
ログレードウェル１２が、それぞれＰウェル４の設計位
置から互いに１８０度異なる２方向にシフトしているの
で、図２８に示した従来の半導体装置のようにＰウェル
のチャネルカット層１１およびレトログレートウェル１
２が共に同じ方向にシフトした場合に比較して、Ｐウェ
ル４のシフトは軽減される。よって、Ｎウェル５中のＰ
型拡散層６とＰウェル４との間の分離特性は従来の半導
体装置に比べて改善される。
【００６８】それと同様に、Ｎウェル５のチャネルカッ
ト層１３とレトログレードウェル１４が、それぞれＮウ
ェル５の設計位置から互いに１８０度異なる２方向にシ
フトしているので、従来の半導体装置のようにＮウェル
のチャネルカット層１３およびレトログレートウェル１
４が共に同じ方向にシフトした場合に比較して、Ｎウェ
ル５のシフトは軽減される。よって、Ｐウェル４中のＮ
型拡散層７とＮウェル５との間の分離特性は従来の半導
体装置に比べて改善される。
【００６９】また、本実施の形態の半導体装置の製造工
程によれば、図１７および図１９に示したように、Ｐウ
ェル４のチャネルカット層１１形成のための不純物イオ
ン注入と、Ｎウェル５のチャネルカット１３形成のため
の不純物イオン注入は、互いに平面視で１８０度異なる
方向から行われるので、隣接したＰウェル４とＮウェル
５との間でそれらのシフトは互いに打ち消される。さら
に、図１８および図２０に示したように、Ｐウェル４の
レトログレードウェル１２形成のための不純物イオン注
入とＮウェル５のレトログレードウェル１４形成のため
の不純物イオン注入をを互いに平面視で１８０度異なる
方向から行うことによって、隣接したＰウェル４とＮウ
ェル５との間でそれらのシフトも互いに打ち消される。
つまり、図１７に示したＰウェル４およびＮウェル５
は、図２１のようにウェル境界のシフトが抑えられたＰ
ウェル４およびＮウェル５と等価であると言える。よっ
て、ウェルにおける実効的分離幅のアンバランスの発生
は抑えられ、それにより実行分離幅の劣化は抑えられ
る。
【００７０】また、本実施の形態においても、ウェルの
形状をウェル形成の際の不純物イオンの注入方向と４５
度を成す辺による多角形に限定することで、分離特性の
劣化を効果的に抑えることができると共に分離特性が特
に劣化する方向を無くすことができることは明らかであ
る。
【００７１】＜実施の形態３＞図２２は本発明の実施の
形態３に係る半導体装置のＣＭＯＳ構造を示した断面図
である。この図に示すように、半導体基板１の所定の領
域に素子分離酸化膜３が形成されている。また、半導体
基板１内には、Ｐウェル４とＮウェル５が形成されてお
り、Ｎウェル５上に形成されたＰＭＯＳＦＥＴはＰ型拡
散層６を有し、Ｐウェル４上に形成されたＮＭＯＳはＮ
型拡散層７を有している。ここで、ＰＭＯＳＦＥＴ、Ｎ
ＭＯＳＦＥＴのゲート電極等の図示は省略している。
【００７２】Ｎウェル５上のＰ型拡散層６同士およびＰ
ウェル４上のＮ型拡散層７同士は、それぞれ素子分離酸
化膜３で電気的に分離されている。さらに、Ｐウェル４
とＮウェル５上のＰ型拡散層６間およびＮウェル５とＰ
ウェル４上のＮ型拡散層７間も素子分離酸化膜３によっ
て電気的に分離されている。
【００７３】ここで、本実施の形態においてＰウェル４
とＮウェル５はいずれも、素子分離酸化膜３の底部近傍
の深さにチャネルカット層、それよりも深い位置にレト
ログレードウェルの、２つの不純物濃度のピークを有す
る。図２２に示すように、Ｐウェル４のチャネルカット
層１１、レトログレードウェル１２およびＮウェル５の
チャネルカット層１２、レトログレードウェル１４はウ
ェル形成の際のマスクの境界ＡおよびＢ（即ち、ウェル
の境界の設計位置）からシフトしている。ここで、チャ
ネルカット層１１のシフトの方向と、レトログレードウ
ェル１２のシフトの方向とは同じ方向でり、また、Ｎウ
ェル５のチャネルカット層１３、レトログレードウェル
１４は共に、その方向とは平面視で１８０度異なる方向
にシフトしている。つまり、Ｐウェル４とＮウェル５と
は互いに１８０度異なる方向にシフトしている。
【００７４】以下、図２３〜図２６を用いて、本実施の
形態に係る半導体装置の製造工程を説明する。まず、図
２９〜図３２に示した従来の半導体装置との製造工程と
同様の方法で、半導体基板１の主表面上の所定領域に素
子分離酸化膜３を形成する。
【００７５】そして１〜３μｍの厚さを有するフォトレ
ジスト１０ａを形成し、Ｐウェル４を形成する領域をパ
ターンニングにより開口する。ここで、Ｐ型の不純物イ
オンであるボロンを６０ｋｅＶ〜１８０ｋｅＶ、２×１
０12〜２×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて第１の方向から注入してチャネルカット層１１を形
成する（図２３）。
【００７６】次にボロンを２００ｋｅＶ〜１ＭｅＶ、４
×１０12〜４×１０13／ｃｍ2の条件で２〜９度の傾き
をつけて同じく第１の方向から注入してレトログレード
ウェル１２を形成する（図２４）。さらに、ＮＭＯＳの
閾値電圧調整用のドーピングを行い、Ｐウェル４が形成
される。
【００７７】次にレジスト１０をパターンニングしてＮ
ウェル５となる領域を開口する。ここで、Ｎ型の不純物
イオンである燐を１２０ｋｅＶ〜３８０ｋｅＶ、２×１
０12〜２×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて第１の方向から平面視で１８０度異なる第２の方向
から注入してチャネルカット層１３を形成する（図２
５）。
【００７８】次に燐を４００ｋｅＶ〜２ＭｅＶ、４×１
０12〜４×１０13／ｃｍ2の条件で２〜９度の傾きをつ
けて同じく第２の方向から注入してレトログレードウェ
ル１４を形成する（図２６）。さらに、ＰＭＯＳの閾値
電圧調整用のドーピングを行い、Ｎウェル５が形成され
る。以上で、Ｐウェル４とＮウェル５が完成される。以
上で、Ｐウェル４とＮウェル５が完成される。
【００７９】そして、図９〜図１１と同様の方法でゲー
ト電極、Ｐ型拡散層６、Ｎ型拡散層７を形成する。さら
に、層間絶縁膜、コンタクトホール、配線層を形成する
ことによりＬＳＩ装置が完成される。
【００８０】Ｐウェル４とＮウェル５とがそれぞれ設計
位置から互いに１８０度異なる２方向にシフトしている
ので、隣接したＰウェル４とＮウェル５との間でそれら
のシフトは互いに打ち消される。つまり、図２２に示し
たＰウェル４およびＮウェル５は、図２７のようにウェ
ル境界のシフトが抑えられたＰウェル４およびＮウェル
５と等価であると言える。よって、ウェルにおける実効
的分離幅のアンバランスの発生は抑えられ、それにより
実行分離幅の劣化は抑えられる。
【００８１】また、図２８に示した従来の半導体装置の
ようにＰウェル４およびＮウェル５と共に同じ方向にシ
フトした場合に比較して、ウェルのシフトは軽減される
ため、ウェルと型拡散層との間の分離特性は従来の半導
体装置に比べて改善される。
【００８２】さらに、本実施の形態においても、ウェル
の形状をウェル形成の際の不純物イオンの注入方向と４
５度を成す辺による多角形に限定することで、分離特性
の劣化を効果的に抑えることができると共に分離特性が
特に劣化する方向を無くすことができることは明らかで
ある。
【００８３】なお、以上説明においては、ウェルが半導
体基板の基板の深い位置に２つの不純物濃度ピーク（チ
ャネルカット層およびレトログレードウェル）を有する
構成について説明を行ったが、本発明の適用の範囲をこ
れに限定するものではなく、１つ以上の不純物濃度ピー
クを有するウェルに広く適応できることは明らかであ
る。
【００８４】
【発明の効果】請求項１に係る半導体装置の製造方法に
よれば、（ａ）半導体基板上に、ウェルが形成される領
域が開口したレジストを形成する工程と、（ｂ）レジス
トが形成された半導体基板に、非垂直な第１の方向から
の第１の不純物イオン注入を行う工程と、（ｃ）レジス
トが形成された半導体基板に、第１の方向と平面視で１
８０度異なる非垂直な第２の方向からの第２の不純物イ
オン注入を行うので、形成されるウェルにおけるレジス
トの開口位置からのシフト量は、不純物イオン注入を一
方向からのみ行う従来の半導体装置に比べて低減され
る。よって、ウェルと拡散層との間の分離特性の劣化を
抑えることができる。またそれにより、拡散層とウェル
との方向関係による分離特性のアンバランスが小さくな
り、極端に分離特性が劣化する方向が無くなるので、半
導体装置の高集積化に寄与できる。
【００８５】請求項２に係る半導体装置の製造方法によ
れば、請求項１に記載の半導体装置の製造方法におい
て、工程（ｂ）における第１の不純物イオン注入の入射
角度および加速電圧、ドーズ量と、工程（ｃ）における
第２の不純物イオン注入の入射角度および加速電圧、ド
ーズ量とが同一であるので、拡散層とウェルとの方向関
係による分離特性のアンバランスがさらに小さくなり、
極端に分離特性が劣化する方向が無くなるので、半導体
装置の高集積化に寄与できる。
【００８６】請求項３に係る半導体装置の製造方法によ
れば、請求項１に記載の半導体装置の製造方法におい
て、さらに、（ｄ）レジストが形成された半導体基板
に、第１の方向と平面視で９０度異なる第３の方向か
ら、第１の不純物イオン注入と同一の入射角度および加
速電圧、ドーズ量による第３の不純物イオン注入を行う
工程と、（ｅ）レジストが形成された半導体基板に、第
３の方向と平面視で１８０度異なる第４の方向から、第
１の不純物イオン注入と同一の入射角度、加速電圧、ド
ーズ量による第４の不純物イオン注入を行う工程とを備
えるので、拡散層とウェルとの方向関係による分離特性
のアンバランスがさらに小さくなり、極端に分離特性が
劣化する方向が無くなるので、半導体装置の高集積化に
寄与できる。
【００８７】請求項４に係る半導体装置の製造方法によ
れば、請求項１に記載の半導体装置の製造方法におい
て、半導体基板が、素子分離領域を有し、工程（ｂ）に
おける第１の不純物イオン注入により、素子分離領域の
底部近傍の深さに第１の不純物濃度ピークを形成し、工
程（ｃ）における第２の不純物イオン注入により、第１
の不純物濃度ピークよりも深い位置に第２の不純物濃度
ピークを形成するので、形成されるウェルにおけるレジ
ストの開口位置からのシフト量は、各不純物濃度ピーク
の形成のための不純物イオン注入を一方向からのみ行う
従来の半導体装置に比べて低減される。よって、ウェル
と拡散層との間の分離特性の劣化を抑えることができ
る。またそれにより、拡散層とウェルとの方向関係によ
る分離特性のアンバランスが小さくなり、極端に分離特
性が劣化する方向が無くなるので、半導体装置の高集積
化に寄与できる。
【００８８】請求項５に係る半導体装置の製造方法によ
れば、（ａ）半導体基板上に、Ｐウェルが形成される領
域が開口した第１のレジストを形成する工程と、（ｂ）
第１のレジストが形成された半導体基板に、非垂直な第
１の方向からの第１の不純物イオン注入によりＰウェル
を形成する工程と、（ｃ）半導体基板上に、Ｎウェルが
形成される領域が開口した第２のレジストを形成する工
程と、（ｄ）第２のレジストが形成された半導体基板
に、第１の方向と平面視で１８０度異なる非垂直な第２
の方向からの第２の不純物イオン注入によりＮウェルを
形成する工程とを備えるので、隣接するＰウェルとＮウ
ェルとの境界において、互いにそのシフトは打ち消され
る。その結果、ＰウェルとＮウェルとの境界は設計位置
に保たれ、拡散層とウェルとの方向関係による分離特性
のアンバランスが抑えられるので、ＰウェルおよびＮウ
ェルにおける拡散層との分離特性が極端に劣化する方向
が無くなり、半導体装置の高集積化に寄与できる。
【００８９】請求項６に係る半導体装置の製造方法によ
れば、請求項１から請求項５のいずれかに記載の半導体
装置の製造方法において、ウェルの形状が、第１の方向
および第２の方向に対して平面視で４５度を成す辺のみ
によって形成される多角形であるので、ウェルにおける
拡散層との分離特性が特に劣化する境界を無くすことが
でき、半導体装置の高集積化に寄与できる。
【００９０】請求項７に係る半導体装置によれば、平面
視で１８０度異なる非垂直な２方向からの不純物イオン
注入によって形成されたウェルを備えるので、不純物イ
オン注入を一方向からのみ行う従来の半導体装置に比
べ、ウェルと拡散層との間の分離特性の劣化を抑えるこ
とができる。さらに、拡散層とウェルとの方向関係によ
る分離特性のアンバランスが小さく、極端に分離特性が
劣化する方向が無くなるので、半導体装置の高集積化に
寄与できる。
【００９１】請求項８に係る半導体装置によれば、請求
項７に記載の半導体装置において、平面視で１８０度異
なる２方向からの不純物イオン注入が、共に同一の入射
角度および加速電圧、ドーズ量によるものであるので、
拡散層とウェルとの方向関係による分離特性のアンバラ
ンスが小さく、極端に分離特性が劣化する方向が無くな
るので、半導体装置の高集積化に寄与できる。
【００９２】請求項９に係る半導体装置によれば、同一
の入射角度および加速電圧、ドーズ量による、平面視で
９０度ずつ異なる非垂直な４方向からの不純物イオン注
入によって形成されたウェルを備えることを特徴とす
る。
【００９３】請求項１０に係る半導体装置によれば、非
垂直な第１の方向からの不純物イオン注入により素子分
離領域の底部近傍の深さに形成された第１の不純物濃度
のピークと、第１の方向と平面視で１８０度異なる非垂
直な第２の方向からの不純物イオン注入により第１の不
純物濃度のピークよりも深い位置に形成された第２の不
純物濃度のピークとを有するウェルを備えるので、拡散
層とウェルとの方向関係による分離特性のアンバランス
が小さく、極端に分離特性が劣化する方向が無くなるの
で、半導体装置の高集積化に寄与できる。
【００９４】請求項１１に係る半導体装置によれば、第
１の方向からの不純物イオン注入により形成されたＰウ
ェルと、第１の方向と平面視で１８０度異なる第２の方
向からの不純物イオン注入によりＰウェルと同じ深さに
形成されたＮウェルとを有するので、隣接するＰウェル
とＮウェルとの境界において、互いにそのシフトは打ち
消される。その結果、ＰウェルとＮウェルとの境界は設
計位置に保たれ、拡散層とウェルとの方向関係による分
離特性のアンバランスが抑えられるので、Ｐウェルおよ
びＮウェルにおける拡散層との分離特性が極端に劣化す
る方向が無くなり、半導体装置の高集積化に寄与でき
る。
【００９５】請求項１２に係る半導体装置によれば、請
求項７から請求項１１のいずれかに記載の半導体装置に
おいて、ウェルの形状が、不純物イオン注入の方向に対
して平面視で４５度を成す辺のみによって形成される多
角形であるので、ウェルにおける拡散層との分離特性が
特に劣化する境界を無くすことができ、半導体装置の高
集積化に寄与できる。
【００９６】請求項１３に係る半導体装置によれば、半
導体基板の表面内に形成され、表面から深さ方向に対し
て広がりを有する形状のウェルを備えるので、拡散層と
ウェルとの方向関係による分離特性のアンバランスが小
さく、極端に分離特性が劣化する方向が無くなるので、
半導体装置の高集積化に寄与できる。
【００９７】請求項１４に係る半導体装置によれば、請
求項１３に記載の半導体装置において、ウェルの形状の
広がりが、平面視で１８０度異なる２方向に向かうもの
であることを特徴とする。拡散層とウェルとの方向関係
による分離特性のアンバランスが小さく、極端に分離特
性が劣化する方向が無くなるので、半導体装置の高集積
化に寄与できる。
【００９８】請求項１５に係る半導体装置によれば、請
求項１３に記載の半導体装置において、ウェルの形状の
広がりが、平面視で９０度ずつ度異なる４方向に向かう
ものであるので、拡散層とウェルとの方向関係による分
離特性のアンバランスが小さく、極端に分離特性が劣化
する方向が無くなるので、半導体装置の高集積化に寄与
できる。
【００９９】請求項１６に係る半導体装置によれば、請
求項１３に記載の半導体装置において、半導体基板の素
子分離領域の底部近傍の深さの平面視第１領域に形成さ
れた第１の不純物濃度のピークと、第１の不純物濃度ピ
ークよりも深い位置の平面視第２領域に形成された第２
の不純物濃度のピークとを有するウェルを備え、第１の
不純物濃度ピークが、２方向のうちの一方向にずれ、第
２の不純物濃度ピークが、２方向のうちの他方向にずれ
るので、拡散層とウェルとの方向関係による分離特性の
アンバランスが小さく、極端に分離特性が劣化する方向
が無くなるので、半導体装置の高集積化に寄与できる。
【０１００】請求項１７に係る半導体装置によれば、請
求項１３から請求項１６のいずれかに記載の半導体装置
において、ウェルの形状が、ウェル形状の広がりの方向
に対して平面視で４５度を成す辺のみによって形成され
る多角形であるので、ウェルにおける拡散層との分離特
性が特に劣化する境界を無くすことができ、半導体装置
の高集積化に寄与できる。
【０１０１】請求項１８に係る半導体装置によれば、半
導体基板の深さ方向に対してずれを有する形状のＰウェ
ルおよびＮウェルを備え、Ｐウェルのずれの方向と、Ｎ
ウェルのずれの方向が、平面視で１８０度異なるので、
拡散層とウェルとの方向関係による分離特性のアンバラ
ンスが小さく、極端に分離特性が劣化する方向が無くな
るので、半導体装置の高集積化に寄与できる。
【０１０２】請求項１９に係る半導体装置によれば、請
求項１８に記載の半導体装置において、Ｐウェルの形状
およびＮウェルの形状が、Ｐウェルのずれの方向および
Ｎウェルのずれの方向に対して平面視で４５度を成す辺
のみによって形成される多角形であるので、ウェルにお
ける拡散層との分離特性が特に劣化する境界を無くすこ
とができ、半導体装置の高集積化に寄与できる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置のＣＭＯＳ構
造を示す断面図である。
【図２】 実施の形態１に係る半導体装置のＣＭＯＳ構
造を示す断面図である。
【図３】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図４】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図５】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図６】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図７】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図８】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図９】 実施の形態１に係る半導体装置の製造工程を
示す断面図である。
【図１０】 実施の形態１に係る半導体装置の製造工程
を示す断面図である。
【図１１】 実施の形態１に係る半導体装置の製造工程
を示す断面図である。
【図１２】 実施の形態１に係る半導体装置の製造方法
による効果を説明するための平面図である。
【図１３】 実施の形態１に係る半導体装置の製造方法
による効果を説明するための平面図である。
【図１４】 実施の形態１に係る半導体装置の製造方法
による効果を説明するための平面図である。
【図１５】 実施の形態１に係る半導体装置の製造方法
による効果を説明するための平面図である。
【図１６】 実施の形態２に係る半導体装置のＣＭＯＳ
構造を示す断面図である。
【図１７】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図１８】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図１９】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図２０】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図２１】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図２２】 実施の形態２に係る半導体装置の製造工程
を示す断面図である。
【図２３】 実施の形態３に係る半導体装置のＣＭＯＳ
構造を示す断面図である。
【図２４】 実施の形態３に係る半導体装置の製造工程
を示す断面図である。
【図２５】 実施の形態３に係る半導体装置の製造工程
を示す断面図である。
【図２６】 実施の形態３に係る半導体装置の製造工程
を示す断面図である。
【図２７】 実施の形態３に係る半導体装置の製造工程
を示す断面図である。
【図２８】 従来の半導体装置におけるＣＭＯＳ構造を
示す断面図である。
【図２９】 従来の半導体装置の製造工程を示す断面図
である。
【図３０】 従来の半導体装置の製造工程を示す断面図
である。
【図３１】 従来の半導体装置の製造工程を示す断面図
である。
【図３２】 従来の半導体装置の製造工程を示す断面図
である。
【図３３】 従来の半導体装置の製造工程を示す断面図
である。
【図３４】 従来の半導体装置の製造工程を示す断面図
である。
【図３５】 従来の半導体装置の製造工程により形成さ
れるウェルのシフトを示す断面図である。
【図３６】 従来の半導体装置の製造工程により形成さ
れるウェルのシフトを示す断面図である。
【図３７】 従来の半導体装置におけるウェルのシフト
の問題を説明するための平面図である。
【図３８】 従来の半導体装置におけるウェルのシフト
の問題を説明するための平面図である。
【図３９】 従来の半導体装置におけるウェルのシフト
の問題を説明するための平面図である。
【図４０】 従来の半導体装置における、拡散層がウェ
ルに対して位置する方向と拡散層−ウェル間の耐電圧と
の関係を示すグラフである。
【符号の説明】
１ 半導体基板、２ 素子分離用溝、３ 素子分離酸化
膜、４ Ｐウェル、５Ｎウェル、６ Ｐ型拡散層、７
Ｎ型拡散層、１０ａ，１０ｂ レジスト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA39 AC01 CA03 CA17 CA20 DA30 DA43 DA77 DA78 5F048 AA01 AA04 AA07 AC03 BA01 BD04 BE03 BG14 BH07 DA00

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上に、ウェルが形成さ
    れる領域が開口したレジストを形成する工程と、 （ｂ）前記レジストが形成された前記半導体基板に、非
    垂直な第１の方向からの第１の不純物イオン注入を行う
    工程と、 （ｃ）前記レジストが形成された前記半導体基板に、前
    記第１の方向と平面視で１８０度異なる非垂直な第２の
    方向からの第２の不純物イオン注入を行う工程とを備え
    る、ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    であって、 前記工程（ｂ）における前記第１の不純物イオン注入の
    入射角度および加速電圧、ドーズ量と、前記工程（ｃ）
    における前記第２の不純物イオン注入の入射角度および
    加速電圧、ドーズ量とが同一である、ことを特徴とする
    半導体装置の製造方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    であって、さらに、 （ｄ）前記レジストが形成された前記半導体基板に、前
    記第１の方向と平面視で９０度異なる第３の方向から、
    前記第１の不純物イオン注入と同一の入射角度および加
    速電圧、ドーズ量による第３の不純物イオン注入を行う
    工程と、 （ｅ）前記レジストが形成された前記半導体基板に、前
    記第３の方向と平面視で１８０度異なる第４の方向か
    ら、前記第１の不純物イオン注入と同一の入射角度、加
    速電圧、ドーズ量による第４の不純物イオン注入を行う
    工程とを備える、ことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    であって、 前記半導体基板が、素子分離領域を有し、 前記工程（ｂ）における前記第１の不純物イオン注入に
    より、前記素子分離領域の底部近傍の深さに第１の不純
    物濃度ピークを形成し、 前記工程（ｃ）における前記第２の不純物イオン注入に
    より、前記第１の不純物濃度ピークよりも深い位置に第
    ２の不純物濃度ピークを形成する、ことを特徴とする半
    導体装置の製造方法。
  5. 【請求項５】 （ａ）半導体基板上に、Ｐウェルが形成
    される領域が開口した第１のレジストを形成する工程
    と、 （ｂ）前記第１のレジストが形成された前記半導体基板
    に、非垂直な第１の方向からの第１の不純物イオン注入
    によりＰウェルを形成する工程と、 （ｃ）前記半導体基板上に、Ｎウェルが形成される領域
    が開口した第２のレジストを形成する工程と、 （ｄ）前記第２のレジストが形成された前記半導体基板
    に、前記第１の方向と平面視で１８０度異なる非垂直な
    第２の方向からの第２の不純物イオン注入によりＮウェ
    ルを形成する工程とを備える、ことを特徴とする半導体
    装置の製造方法。
  6. 【請求項６】 請求項１から請求項５のいずれかに記載
    の半導体装置の製造方法であって、 前記ウェルの形状が、 前記第１の方向および第２の方向に対して平面視で４５
    度を成す辺のみによって形成される多角形である、こと
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 平面視で１８０度異なる非垂直な２方向
    からの不純物イオン注入によって形成されたウェルを備
    える、ことを特徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置であって、 前記平面視で１８０度異なる２方向からの不純物イオン
    注入が、共に同一の入射角度および加速電圧、ドーズ量
    によるものである、ことを特徴とする半導体装置。
  9. 【請求項９】 同一の入射角度および加速電圧、ドーズ
    量による、平面視で９０度ずつ異なる非垂直な４方向か
    らの不純物イオン注入によって形成されたウェルを備え
    る、ことを特徴とする半導体装置。
  10. 【請求項１０】 非垂直な第１の方向からの不純物イオ
    ン注入により素子分離領域の底部近傍の深さに形成され
    た第１の不純物濃度のピークと、前記第１の方向と平面
    視で１８０度異なる非垂直な第２の方向からの不純物イ
    オン注入により前記第１の不純物濃度のピークよりも深
    い位置に形成された第２の不純物濃度のピークとを有す
    るウェルを備える、ことを特徴とする半導体装置。
  11. 【請求項１１】 非垂直な第１の方向からの不純物イオ
    ン注入により形成されたＰウェルと、 前記第１の方向と平面視で１８０度異なる非垂直な第２
    の方向からの不純物イオン注入により前記Ｐウェルと同
    じ深さに形成されたＮウェルとを有する、ことを特徴と
    する半導体装置。
  12. 【請求項１２】 請求項７から請求項１１のいずれかに
    記載の半導体装置であって、 前記ウェルの形状が、 前記不純物イオン注入の方向に対して平面視で４５度を
    成す辺のみによって形成される多角形である、ことを特
    徴とする半導体装置。
  13. 【請求項１３】 半導体基板の表面内に形成され、前記
    表面から深さ方向に対して広がりを有する形状のウェル
    を備える、ことを特徴とする半導体装置。
  14. 【請求項１４】 請求項１３に記載の半導体装置であっ
    て、 前記ウェルの形状の広がりが、平面視で１８０度異なる
    ２方向に向かうものである、ことを特徴とする半導体装
    置。
  15. 【請求項１５】 請求項１３に記載の半導体装置であっ
    て、 前記ウェルの形状の広がりが、平面視で９０度ずつ度異
    なる４方向に向かうものである、ことを特徴とする半導
    体装置。
  16. 【請求項１６】 請求項１３に記載の半導体装置であっ
    て、 前記半導体基板の素子分離領域の底部近傍の深さの平面
    視第１領域に形成された第１の不純物濃度のピークと、 前記第１の不純物濃度ピークよりも深い位置の平面視第
    ２領域に形成された第２の不純物濃度のピークとを有す
    るウェルを備え、 前記第１の不純物濃度ピークが、前記２方向のうちの一
    方向にずれ、 前記第２の不純物濃度ピークが、前記２方向のうちの他
    方向にずれる、ことを特徴とする半導体装置。
  17. 【請求項１７】 請求項１３から請求項１６のいずれか
    に記載の半導体装置であって、 前記ウェルの形状が、 前記ウェル形状の広がりの方向に対して平面視で４５度
    を成す辺のみによって形成される多角形である、ことを
    特徴とする半導体装置。
  18. 【請求項１８】 半導体基板の深さ方向に対してずれを
    有する形状のＰウェルおよびＮウェルを備え、 前記Ｐウェルのずれの方向と、前記Ｎウェルのずれの方
    向が、平面視で１８０度異なる、ことを特徴とする半導
    体装置。
  19. 【請求項１９】 請求項１８に記載の半導体装置であっ
    て、 前記Ｐウェルの形状および前記Ｎウェルの形状が、 前記Ｐウェルのずれの方向および前記Ｎウェルのずれの
    方向に対して平面視で４５度を成す辺のみによって形成
    される多角形である、ことを特徴とする半導体装置。
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