JPH07153713A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 レトログレード構造のウェル間耐圧の向上及
び寄生容量の低減により動作速度を高速化させたＣＭＯ
Ｓ集積回路を含んだ半導体装置を提供する。 【構成】 高エネルギーイオン注入を用いたレトログレ
ード・ウェル形成において、両ウェル１０、１１の形成
時にシリコン基板１に垂直なイオン注入、及び一定角度
を有する斜めイオン注入により、Ｐウェル１０とＮウェ
ル１１との境界部分１２の各不純物を補償し、境界領域
のみ、最大キャリア濃度を低減させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レトログレード構造の
ウェルを備えた半導体装置及びその製造方法に係り、特
に寄生容量が少なく、高いラッチアップ耐性を有するＣ
ＭＯＳ集積回路を含んだ半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】ＣＭＯＳ、又はＢｉ−ＣＭＯＳ集積回路
では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタと
が相補型に接続されて同一のウェーハ上に形成されてい
る。従って、ウェーハ上には、各ＭＯＳトランジスタの
形成領域としてＰ型領域とＮ型領域とが形成される。か
かる領域は、一般的にウェル、或はタブと呼ばれる（以
下、ウェルと称する）。

【０００３】ＣＭＯＳ集積回路等のウェル領域の形成に
は、不純物イオンの注入工程及び熱拡散工程からなる方
法が長年使用されている。この方法では、先ず、Ｐウェ
ル領域に２００ＫｅＶ以下の低エネルギーでボロン等の
不純物イオンを注入し、かつＮウェル領域に同じく２０
０ＫｅＶ以下の低エネルギーでヒ素、或はリン等の不純
物イオンを注入する。次いで、このイオン注入した不純
物を熱拡散法で拡散させることによりウェル領域を形成
している。

【０００４】ところが、熱拡散工程を採用する方法によ
ると、ウェル領域が横方向に大きく広がるので、Ｎウェ
ル−Ｐウェル間の間隔を狭くできず、回路の高集積化が
困難になるという問題がある。一方、ＣＭＯＳ集積回路
の高性能化に伴い、そのラッチアップ耐性の向上も高く
要求されつつある。ラッチアップ耐性は、ウェル領域の
不純物濃度を上げてウェルの抵抗値を下げることにより
向上させることが可能となる。しかし、上記熱拡散工程
を採用する場合には、ウェル表面のキャリア濃度以上に
内部のキャリア濃度を上げることができないため、ＣＭ
ＯＳトランジスタに対するラッチアップ耐性の向上を図
ることができないという問題がある。そこで、これらの
問題を解決するために近年、高エネルギーイオン注入法
が採用されている。この高エネルギーイオン注入法で
は、２００ＫｅＶを越える加速エネルギーでイオンを注
入してウェルを形成する。

【０００５】上記、高エネルギーイオン注入法を用いた
ウェルの形成技術（ソリッド・ステート・テクノロジー
誌 ７月号 １９９２年 ４９−５５ページに開示）に
ついて、図面を参照して説明する。図７はこの高エネル
ギーイオン注入法を用いたウェル形成工程の一部を工程
順に示す一部断面図である。先ず、シリコン基板１上に
通常のＬＯＣＯＳ法等により素子分離するための厚さ５
００ｎｍのフィールド酸化膜２を形成し、続いてフィー
ルド酸化膜２で囲まれた活性領域のシリコン基板１上に
熱酸化法により厚さ２０ｎｍの犠牲酸化膜３を形成す
る。

【０００６】次に、図７（ａ）に示すように、フォトリ
ソグラフィ技術を用いてＰＭＯＳ電界効果トランジスタ
の形成領域以外をフォトレジスト４で覆った後に、Ｐイ
オン（リンイオン）、或はＡｓイオン等のＮ型不純物を
注入する。ここで、イオンを注入する際の加速エネルギ
ーは、不純物がフィールド酸化膜２を通り抜けてシリコ
ン基板１に達するエネルギー値に選択する。例えば、Ｐ
イオンを１０００ＫｅＶの加速エネルギーで２Ｅ１３の
ドーズ量で注入する。この結果、シリコン基板１の表面
から約１μｍの領域に濃度の濃いｎ+ 領域を有するＮウ
ェルが形成される。続いて、同じフォトレジストマスク
４を用い、フィールド酸化膜２下の領域にＰイオン等の
Ｎ型不純物を注入してチャンネルストップ領域を形成す
る（図示せず）。ここでは、例えば、Ｐイオンを３００
ＫｅＶの加速エネルギーで５Ｅ１２のドーズ量で注入す
る。

【０００７】次いで、フォトレジスト４を除去した後、
図７（ｂ）に示すように、ＮＭＯＳ電界効果トランジス
タの形成領域以外をフォトレジスト５で覆い、Ｂイオン
等のＰ型不純物を注入する。ここでも、イオンを注入す
る際の加速エネルギーは不純物がフィールド酸化膜２を
通り抜けてシリコン基板１に達するエネルギー値に選択
する。例えば、Ｂイオンを５００ＫｅＶの加速エネルギ
ーで２Ｅ１３のドーズ量で注入する。この結果、シリコ
ン基板１の表面から約１μｍの領域に濃度の濃いｐ+ 領
域を有するＰウェルが形成される。続いて、同じフォト
レジストマスク５を用い、フィールド酸化膜２下の領域
にＢイオン等のＰ型不純物を注入してチャンネルストッ
プ領域を形成する（図示せず）。ここでは、例えば、Ｂ
イオンを２００ＫｅＶの加速エネルギーで５Ｅ１２のド
ーズ量で注入する。

【０００８】以上の製造方法を採用することにより、Ｍ
ＯＳトランジスタの形成領域となるウェルは、シリコン
基板１内部に最大キャリア濃度を持ち、シリコン基板１
表面に向かうに伴ってその濃度が低下するという濃度勾
配を有する、レトログレード構造に形成される。

【０００９】

【発明が解決しようとする課題】従来の高エネルギーイ
オン注入法でウェルを形成した半導体装置では、Ｐウェ
ルとＮウェルのそれぞれの最大キャリア濃度領域がほぼ
同程度の深さ位置に存在するので、それぞれのウェルの
最大キャリア濃度同士がＰ／Ｎウェル境界において接す
ることになる。この構造では、Ｐウェル／Ｎウェル間の
電気的耐圧が低エネルギーイオン注入工程及び熱拡散工
程を用いた方法で形成された構造に比して低下するの
で、回路に誤動作が生じやすくなるという問題点があ
る。更に、このレトログレード構造のウェルでは、ウェ
ル間の空乏層の伸びが抑えられるので、Ｐウェル／Ｎウ
ェル間の寄生容量が増大し、トランジスタの動作速度が
低下するという問題も発生する。

【００１０】本発明は、上記問題を解決するためになさ
れたもので、高集積化が可能で、寄生容量が少なく、か
つ高いラッチアップ耐性を備えた半導体装置及びその製
造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、ウェルの深さ方向の所定部
に最大キャリア濃度領域を備えたレトログレード構造の
Ｐウェル及びＮウェルを有する半導体装置において、こ
れらＰウェル及びＮウェルの最大キャリア濃度領域で
は、両ウェル境界部分のキャリア濃度が同境界部分から
離れた領域部分のキャリア濃度よりも低いことを特徴と
する。

【００１２】本発明の半導体装置の製造方法は、ウェル
の深さ方向の所定部に最大キャリア濃度領域を備えたレ
トログレード構造のＰウェル及びＮウェルを有する半導
体装置の製造方法において、これらＰウェル及びＮウェ
ルに、相隣接するウェルのキャリア濃度を低減させる補
償型不純物イオンを斜め注入するイオン注入工程を有す
ることを特徴とする。ここに補償型不純物イオンとは、
キャリア濃度を低減させるために注入するもので、Ｐウ
ェルに対してはＰイオン等のＮ型不純物イオンをいい、
Ｎウェルに対してはＢイオン等のＰ型不純物イオンをい
う。また、イオン注入は、２００ＫｅＶを越える加速エ
ネルギーでイオンを注入する、高エネルギーイオン注入
法を採用することが好ましい。

【００１３】また、別の製造方法としては、ウェルの深
さ方向の所定部に最大キャリア濃度領域を備えたレトロ
グレード構造のＰウェル及びＮウェルを有する半導体装
置の製造方法において、前記Ｐウェル及び前記Ｎウェル
における一方のウェルを形成した後に、同ウェル形成に
用いたマスクを後退させて同ウェルの最大キャリア濃度
領域に向けて、他方のウェルのキャリア濃度を低減させ
る補償型不純物イオンを注入する工程と、前記他方のウ
ェルを形成した後に、同ウェル形成に用いたマスクを後
退させて同ウェルの最大キャリア濃度領域に向けて、前
記一方のウェルのキャリア濃度を低減させる補償型不純
物イオンを注入する工程とを有することを特徴とする。

【００１４】

【作用】請求項１の発明による半導体装置では、Ｐウェ
ル及びＮウェルの最大キャリア濃度領域のキャリア濃度
が、これらＰウェル及びＮウェルの境界部分の方が同境
界部分から離れた領域部分に比して低いので、ＣＭＯＳ
集積回路を形成するＰウェル／Ｎウェル間の電気的な耐
圧の低下を防止できる。また、Ｐウェル／Ｎウェル境界
部分で空乏層が広がって、ウェル間の寄生容量が減少す
るので、トランジスタの動作を高速にできる。

【００１５】請求項２及び３の発明による半導体装置の
製造方法では、最大キャリア濃度領域におけるウェル間
の境界部分に補償型不純物イオンを注入する工程が含ま
れているので、両ウェルの境界部分のキャリア濃度を容
易に低減することができる。また、特に補償型不純物イ
オンを注入する際に高エネルギーイオン注入法を採用す
れば、Ｐウェル及びＮウェルの最大キャリア濃度領域の
境界部分のキャリア濃度のみを容易に低減させることが
できる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明に係る半導体装置のウェル構
造の一例を示し、図２（ａ）、（ｂ）、及び図３
（ｃ）、（ｄ）は夫々、本発明の第１実施例の製造方法
の工程段階を順次に示した、レトログレード構造の半導
体装置の断面図である。

【００１７】各図に示した半導体装置は、ＣＭＯＳ型電
界トランジスタを集積回路に含むもので、フィールド酸
化膜で仕切られたシリコン基板１の活性領域にレトログ
レード構造のＰウェル１０とＮウェル１１が設けられ、
Ｐウェル１０内に形成させるＮＭＯＳトランジスタ（図
示せず）と、Ｎウェル１１内に形成させるＰＭＯＳトラ
ンジスタ（図示せず）とが相補型に接続された構造にな
っている。図１に示した本実施例の半導体装置では、Ｐ
ウェル１０とＮウェル１１との接合部が、キャリア濃度
の低い境界部分１２に形成され、空乏層を広く設けた構
造になっている。このような構造にすることで、ウェル
間の寄生容量を少なくでき、電気的耐性をも高めること
が可能となる。

【００１８】次に、図２から図３を参照してレトログレ
ード構造を有する半導体装置の製造方法の第１実施例に
ついて説明する。先ず、シリコン基板１上に通常のＬＯ
ＣＯＳ法等により厚さ５００ｎｍのフィールド酸化膜２
を形成し、続いて、フィールド酸化膜２で囲まれた活性
領域のシリコン基板１上に熱酸化法により厚さ２０ｎｍ
の犠牲酸化膜３を形成する。

【００１９】次に、図２（ａ）に示すようにフォトリソ
グラフィ技術を用いてＰＭＯＳ電界効果トランジスタの
形成領域以外をフォトレジスト４で覆った後に、Ｐイオ
ン又はＡｓイオン等のＮ型不純物を注入する。ここで、
イオン注入する加速エネルギーは不純物がフィールド酸
化膜２を通り抜けてシリコン基板１に達するエネルギー
値に選択する。例えば、Ｐイオンを１０００ＫｅＶの加
速エネルギーによって５Ｅ１２のドーズ量で注入する。
この結果、シリコン基板１の表面から約１μｍの領域に
濃度の濃いｎ+ 領域（最大キャリア濃度領域）を有する
Ｎウェル１１が形成される。

【００２０】続いて、同じフォトレジスト４をマスクに
用い、フィールド酸化膜２下の領域にＰイオン等のＮ型
不純物を注入してチャンネルストップ領域を形成する
（図示せず）。この場合、例えば、Ｐイオンを３００Ｋ
ｅＶの加速エネルギーで５Ｅ１２のドーズ量で注入す
る。上記各イオン注入は、フォトレジスト４のマスクと
形成後の各ウェルとの間に位置ずれが生じないようにシ
リコン基板１に対して垂直に行う。

【００２１】次いで、図２（ｂ）に示すように、同じフ
ォトレジスト４のマスクを用い、シリコン基板１の面に
直交する直線に対して角度θ＝３０度の条件でＰイオン
を斜め注入する。この時のＰイオンの加速エネルギー
は、Ｐイオンの飛程領域がＰウェル１０の最大キャリア
濃度Ｐ+ の領域に一致する値に選択する。この実施例で
は、Ｂイオンを５００ＫｅＶの加速エネルギーで注入し
てＰウェル１０を形成することとし、シリコン基板１の
表面から約１μｍの領域に濃度の濃いｐ+ 領域（最大キ
ャリア濃度領域）を有するＰウェル１０を形成する。Ｐ
イオンの斜め注入では、１１５０ＫｅＶの加速エネルギ
ーを採用し、このＰイオンを１．５Ｅ１３のドーズ量で
注入する。

【００２２】次に、Ｎウェル１１の形成に用いたフォト
レジスト４を取り除いた後、図３（ｃ）に示すように、
ＮＭＯＳ電界効果トランジスタの形成領域以外をフォト
レジスト５で覆い、Ｂイオン等のＰ型不純物を注入す
る。この場合にも、イオンを注入する際の加速エネルギ
ーは、不純物がフィールド酸化膜２を通り抜けてシリコ
ン基板１に達するエネルギー値に選択する。この実施例
では、Ｂイオンを５００ＫｅＶの加速エネルギーで５Ｅ
１２のドーズ量で注入する。

【００２３】上記Ｂイオン注入により、シリコン基板１
の表面から約１μｍの領域にキャリア濃度の濃いＰ+ 領
域を有するＰウェル１０が形成される。なお、境界部分
１２におけるＰウェル１０側では、Ｂイオンが注入され
ても、先の斜めイオン注入工程で注入されたＰイオンに
より補償されるので、実効的にはｎ型領域になる。続い
て、同じフォトレジスト５をマスクに用い、フィールド
酸化膜２下の領域にチャンネルストップ領域を形成する
ためのＢイオンを、２００ＫｅＶの加速エネルギーで５
Ｅ１２のドーズ量で注入する（図示せず）。

【００２４】次に図３（ｄ）に示すように、同じフォト
レジスト２をマスクに用い、シリコン基板１の面に直交
する直線に対して角度θ＝３０度の条件でＢイオンを斜
め注入する。この時のＢイオンの加速エネルギーは、そ
の飛程がＮウェル１１の最大キャリア濃度領域と一致す
る値にする。本実施例では、Ｎウェル１１を形成する
際、Ｐイオンを１０００ＫｅＶの加速エネルギーで注入
するので、シリコン基板１の表面から約１μｍの領域に
最大キャリア濃度領域（ｎ+ 領域）を有するＮウェル１
１が形成される。従って、Ｂイオンの斜め注入は、５８
０ＫｅＶの加速エネルギーで１．５Ｅ１３のドーズ量で
行われる。

【００２５】Ｐウェル１０がＮウェル１１に隣接する境
界部分１２における最大キャリア濃度は、Ｂイオンの斜
め注入によりｐ型となる。従って、境界部分１２におけ
るＰウェル１０の最大キャリア濃度は、同境界部分１２
以外のＰウェル１０の最大キャリア濃度（２Ｅ１３の注
入量：図中ｐ+ ）より低濃度（実効的に５Ｅ１２の注入
量と同等：図中ｐ）となる。 Ｎウェル１１がＰウェル
１０に隣接する境界領域１２における最大キャリア濃度
は、斜め注入されたＢイオンと前工程で垂直及び斜め注
入されたＰイオンとが補償され、ｎ型となる。従って、
境界部分１２におけるＮウェル１１の最大キャリア濃度
は、同境界部分１２以外のＮウェル１１の最大キャリア
濃度（２Ｅ１３の注入量：図中ｎ+ ）より低濃度（実効
的に５Ｅ１２の注入量：図中ｎ）となる。

【００２６】次に、本発明に係る半導体装置の製造方法
の第２実施例について図面を参照して説明する。図４
（ａ）、（ｂ）、及び図５（ｃ）、（ｄ）は夫々、本発
明の第２実施例の製造方法の工程段階を順次に示した断
面図である。先ず、第１実施例の製造方法と同様に、シ
リコン基板１上にフィールド酸化膜２及び犠牲酸化膜３
を形成する。次に、化学気相成長法等により厚さ３０ｎ
ｍの窒化シリコン膜６と厚さ２０００ｎｍの酸化シリコ
ン膜７を順次形成する。

【００２７】次に、図４（ａ）に示すようにＰＭＯＳ電
界効果トランジスタの形成領域以外を通常のフォトリソ
グラフィ技術により形成されたフォトレジスト４により
覆い、酸化シリコン膜７をドライエッチング法により除
去する。この際、酸化シリコン膜７はフォトレジスト４
より約０．５μｍ後退する条件でエッチングを行う。次
いで、この状態のままでＰイオンを１０００ＫｅＶの加
速エネルギーで５Ｅ１２のドーズ量で注入する。この結
果、シリコン基板１の表面から約１μｍの領域に濃度の
濃いｎ+ 領域（最大キャリア濃度領域）を有するＮウェ
ル１１が形成される。続いて、Ｐイオンを３００ＫｅＶ
の加速エネルギーで５Ｅ１２のドーズ量で注入する（図
示せず）。

【００２８】次いで、図４（ｂ）に示すように、フォト
レジスト４を除去した状態で酸化シリコン膜７をマスク
に用い、Ｐイオンを１０００ＫｅＶの加速エネルギーで
１．５Ｅ１３のドーズ量で注入する。なお、この時のＰ
イオンの加速エネルギーは、Ｐイオンの飛程領域と形成
されるＰウェル１０の最大キャリア濃度領域とが一致す
る値にする。このようにＰＭＯＳ電界効果トランジスタ
の形成領域となるＮウェル１１を形成した後、フッ酸系
の薬品を用い、酸化シリコン膜７を除去する。そして、
新たに厚さ２０００ｎｍの酸化シリコン膜８をウェハ上
に成長させる。次に、図５（ｃ）に示すように、ＮＭＯ
Ｓ電界効果トランジスタの形成領域以外をフォトレジス
ト５で覆い、同様に酸化シリコン膜８をフォトレジスト
５より約０．５μｍ後退する条件でドライエッチング法
により除去する。続いて、Ｂイオンを５００ＫｅＶの加
速エネルギーで５Ｅ１２のドーズ量で注入し、シリコン
基板１の表面から約１μｍの領域に濃度の濃いｐ+ 領域
（最大キャリア領域）を有するＰウェル１０を形成す
る。なお、Ｐウェル１０とＮウェル１１との境界部分１
２では、Ｂイオンが注入されても、先のイオン注入工程
で注入されたＰイオンにより補償されるので、実効的に
ｎ型のウェルになる。続いて、同じフォトレジスト５を
マスクに用い、フィールド酸化膜２下の領域にチャンネ
ルストップ領域を形成するためのＢイオンを２００Ｋｅ
Ｖの加速エネルギーで５Ｅ１２のドーズ量で注入する
（図示せず）。

【００２９】次いで、図５（ｄ）に示すように、フォト
レジスト５を除去した状態で酸化シリコン膜８をマスク
に用い、Ｂイオンを、５００ＫｅＶの加速エネルギーで
１．５Ｅ１３のドーズ量で注入する。なお、この時のＢ
イオンの加速エネルギーは、Ｂイオンの飛程領域と先に
形成したＮウェル１１の最大キャリア濃度領域とが一致
する値にする。なお、Ｂイオンを注入した後は、酸化シ
リコン膜８をフッ酸系の薬品で窒化シリコン膜６をリン
酸系の薬品で除去する（図示せず）。

【００３０】この結果、図５（ｃ）及び（ｄ）に示すよ
うに、 Ｐウェル１０がＮウェル１１に隣接する境界部
分１２における最大キャリア濃度は、Ｂイオンの注入に
よりｐ型となる。従って、境界部分１２におけるＰウェ
ル１０の最大キャリア濃度は、同境界部分１２以外のＰ
ウェル１０の最大キャリア濃度（２Ｅ１３の注入量：図
中ｐ+ ）より低濃度（実効的に５Ｅ１２の注入量と同
等：図中ｐ）となる。Ｎウェル１１がＰウェル１０に隣
接する境界部分１２における最大キャリア濃度は、注入
されたＢイオンと前工程で注入されたＰイオンとが補償
され、ｎ型となる。従って、境界部分１２におけるＮウ
ェル１１の最大キャリア濃度は、同境界部分１２以外の
Ｎウェル１１の最大キャリア濃度（２Ｅ１３の注入量：
図中ｎ+）より低濃度（実効的に５Ｅ１２の注入量：図
中ｎ）となる。

【００３１】上記、第１及び第２実施例による半導体装
置の製造方法を採用すれば、Ｐウェル１０とＮウェル１
１とをレトログレード構造に形成しても、Ｎウェル１１
及びＰウェル１０の最大キャリア濃度領域では、両ウェ
ルの境界部分１２のキャリア濃度が、同境界部分１２か
ら離れた部分領域のキャリア濃度より低減される。な
お、第１及び第２実施例の製造方法においては、Ｎ型の
注入不純物としてＰイオンを、Ｐ型の不純物としてＢイ
オンを採用したが、これに限定するものではなく、例え
ばＮ型不純物としてＡｓ、Ｓｂイオンを、Ｐ型不純物と
してＡｌ、Ｇａ等を用いても良い。

【００３２】次に、本発明の半導体装置のウェル間耐圧
に関する試験結果について説明する。図６は、本発明に
係る半導体装置の一実施例のウェル間耐圧のデータを従
来例と対比させて示した図である。

【００３３】図６のグラフから理解できるように、従来
のレトログレード構造の半導体装置の場合（番号Ｂ）は
ウェル間耐圧が約５の値である。これに対し、本発明の
レトログレードウェル構造の半導体装置（番号Ａ）では
ウェル間耐圧が約７．５の値になる。従って、低エネル
ギーイオン注入法及び熱拡散法を使用して製造した半導
体装置（番号Ｃ）のウェル間耐圧約７．５の値と同等と
なる。この結果、本発明によれば、ＣＭＯＳ集積回路に
ついて回路の高集積化が可能なレトログレード構造のウ
ェルを採用しながら、ウェル間の空乏層の伸びを抑えて
寄生容量を減少させることが可能になる。

【００３４】

【発明の効果】以上、説明したように請求項１の発明の
半導体装置によれば、ＣＭＯＳトランジスタのウェルが
レトログレード構造に形成されるので、低エネルギーイ
オン注入法及び熱拡散法を用いて半導体装置を製造する
場合よりも、高集積化が可能となるとともに、ウェル間
のラッチアップ耐性を高く維持できる。更に、かかる発
明の半導体装置によれば、ウェル間の境界部分の最大キ
ャリア濃度領域の濃度が同境界部分から離れた領域部分
の最大キャリア濃度よりも低減されるので、ウェル間の
電気的耐圧が高く維持されるとともに、寄生容量が減少
して半導体装置の動作が高速可能になるという効果を奏
する。

【００３５】請求項２及び３の発明による半導体装置の
製造方法では、Ｐウェル及びＮウェルをレトログレード
構造に形成する場合でも、ＮウェルとＰウェルとの境界
部分のみについて容易に最大キャリア濃度領域の濃度を
低減させることができる。従って、ウェル間の寄生容量
が低減し、レトログレード構造のＣＭＯＳ集積回路を含
んだ半導体装置の特性を十分に発揮させることができ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体装置のウェル構造の一例を
示す断面図である。

【図２】本発明の第１実施例の製造方法の工程段階を順
次（ａ）、（ｂ）順に示した断面図である。

【図３】図２の実施例の製造方法の工程段階に後続する
工程段階を順次（ｃ）、（ｄ）順に示した断面図であ
る。

【図４】本発明の第２実施例の製造方法の工程段階を順
次（ａ）、（ｂ）順に示した断面図である。

【図５】図４の実施例の製造方法の工程段階に後続する
工程段階を順次（ｃ）、（ｄ）順に示した断面図であ
る。

【図６】本発明に係る半導体装置の一実施例のウェル間
耐圧のデータを従来例と対比させて示した図である。

【図７】従来の高エネルギーイオン注入法を用いたウェ
ル形成工程の一部を工程順に示す一部断面図である。

【符号の説明】

１ シリコン基板 ２ フィールド酸化膜 ３ 犠牲酸化膜 ４、５ フォトレジスト ６ 窒化シリコン膜 ７、８ 酸化シリコン膜 １０ Ｐウェル １１ Ｎウェル １２ 境界部分

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ウェルの深さ方向の所定部に最大キャリ
   ア濃度領域を備えたレトログレード構造のＰウェル及び
   Ｎウェルを有する半導体装置において、 前記Ｐウェル及び前記Ｎウェルの最大キャリア濃度領域
   では、両ウェル境界部分のキャリア濃度が同境界部分か
   ら離れた領域部分のキャリア濃度よりも低いことを特徴
   とする半導体装置。
2. 【請求項２】 ウェルの深さ方向の所定部に最大キャリ
   ア濃度領域を備えたレトログレード構造のＰウェル及び
   Ｎウェルを有する半導体装置の製造方法において、 前記Ｐウェル及び前記Ｎウェルに、相隣接するウェルの
   キャリア濃度を低減させる補償型不純物イオンを斜め注
   入するイオン注入工程を有することを特徴とする半導体
   装置の製造方法。
3. 【請求項３】 ウェルの深さ方向の所定部に最大キャリ
   ア濃度領域を備えたレトログレード構造のＰウェル及び
   Ｎウェルを有する半導体装置の製造方法において、 前記Ｐウェル及び前記Ｎウェルにおける一方のウェルを
   形成した後に、同ウェル形成に用いたマスクを後退させ
   て同ウェルの最大キャリア濃度領域に向けて、他方のウ
   ェルのキャリア濃度を低減させる補償型不純物イオンを
   注入する工程と、前記他方のウェルを形成した後に、同
   ウェル形成に用いたマスクを後退させて同ウェルの最大
   キャリア濃度領域に向けて、前記一方のウェルのキャリ
   ア濃度を低減させる補償型不純物イオンを注入する工程
   とを有することを特徴とする半導体装置の製造方法。