JP2002329793A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 微細化の要求および信頼性の要求を満たすこ
とが可能なＣＭＯＳトランジスタおよびその製造方法を
提供する。 【解決手段】 埋め込みチャネル型のＰＭＯＳトランジ
スタは高電圧対応のＣＭＯＳトランジスタ１００Ｂにお
いてのみ配設され、低電圧ＮＭＯＳ領域ＬＮＲ、および
高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型
のＮＭＯＳトランジスタが形成され、低電圧ＰＭＯＳ領
域ＬＰＲにおいては、表面チャネル型のＰＭＯＳトラン
ジスタが形成されている。
とが可能なＣＭＯＳトランジスタおよびその製造方法を
提供する。 【解決手段】 埋め込みチャネル型のＰＭＯＳトランジ
スタは高電圧対応のＣＭＯＳトランジスタ１００Ｂにお
いてのみ配設され、低電圧ＮＭＯＳ領域ＬＮＲ、および
高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型
のＮＭＯＳトランジスタが形成され、低電圧ＰＭＯＳ領
域ＬＰＲにおいては、表面チャネル型のＰＭＯＳトラン
ジスタが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＣＭＯＳトランジスタおよび
その製造方法に関する。
の製造方法に関し、特に、ＣＭＯＳトランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】ＮチャネルＭＯＳＦＥＴ（以後、ＮＭＯ
Ｓトランジスタと呼称）とＰチャネルＭＯＳＦＥＴ（以
後、ＰＭＯＳトランジスタと呼称）とを組み合わせて用
いるＣＭＯＳ（Complementary MOS）トランジスタの形
成においては、ＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを形成するが、その際には、それぞれの特性
に合わせたゲート電極を形成する必要がある。
Ｓトランジスタと呼称）とＰチャネルＭＯＳＦＥＴ（以
後、ＰＭＯＳトランジスタと呼称）とを組み合わせて用
いるＣＭＯＳ（Complementary MOS）トランジスタの形
成においては、ＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを形成するが、その際には、それぞれの特性
に合わせたゲート電極を形成する必要がある。
【０００３】ゲート長が０．２５〜０．３５μｍのＭＯ
Ｓトランジスタまでは、ＮＭＯＳトランジスタには表面
チャネル型を使用し、ＰＭＯＳトランジスタには埋め込
みチャネル型を使用し、両タイプとも、ゲート電極には
不純物としてリン（Ｐ）を導入したポリシリコンを使用
していた。
Ｓトランジスタまでは、ＮＭＯＳトランジスタには表面
チャネル型を使用し、ＰＭＯＳトランジスタには埋め込
みチャネル型を使用し、両タイプとも、ゲート電極には
不純物としてリン（Ｐ）を導入したポリシリコンを使用
していた。
【０００４】しかし、基板の内部にチャネルを形成する
埋め込みチャネル型を採るＰＭＯＳトランジスタでは微
細化が難しく、昨今では、ＮＭＯＳトランジスタもＰＭ
ＯＳトランジスタも表面チャネル型を使用し、ＮＭＯＳ
トランジスタのゲート電極には不純物としてＮ型不純物
を導入し、ＰＭＯＳトランジスタのゲート電極には不純
物としてＰ型不純物を導入する、デュアルゲートプロセ
スが一般的になりつつある。なお、デュアルゲートプロ
セスに対して、何れのゲート電極にも同じ種類の不純物
を導入するプロセスはシングルゲートプロセスと呼称さ
れる。
埋め込みチャネル型を採るＰＭＯＳトランジスタでは微
細化が難しく、昨今では、ＮＭＯＳトランジスタもＰＭ
ＯＳトランジスタも表面チャネル型を使用し、ＮＭＯＳ
トランジスタのゲート電極には不純物としてＮ型不純物
を導入し、ＰＭＯＳトランジスタのゲート電極には不純
物としてＰ型不純物を導入する、デュアルゲートプロセ
スが一般的になりつつある。なお、デュアルゲートプロ
セスに対して、何れのゲート電極にも同じ種類の不純物
を導入するプロセスはシングルゲートプロセスと呼称さ
れる。
【０００５】デュアルゲートプロセスでは、ゲート電極
としてノンドープのポリシリコン層を形成し、ゲート注
入工程や、ソース・ドレイン注入工程で不純物の注入を
行う。
としてノンドープのポリシリコン層を形成し、ゲート注
入工程や、ソース・ドレイン注入工程で不純物の注入を
行う。
【０００６】しかしながら、表面チャネル型では、チャ
ネルがゲート絶縁膜の直下に形成されるので、強い垂直
電界により、キャリアの移動度が低下する可能性があ
る。また、電界が強いため、ホットキャリアストレス下
での信頼性や、バイアス−温度ストレス下での信頼性
（ＮＢＴＩ：Negative Bias Temperature Instabilit
y）の低下が著しい。
ネルがゲート絶縁膜の直下に形成されるので、強い垂直
電界により、キャリアの移動度が低下する可能性があ
る。また、電界が強いため、ホットキャリアストレス下
での信頼性や、バイアス−温度ストレス下での信頼性
（ＮＢＴＩ：Negative Bias Temperature Instabilit
y）の低下が著しい。
【０００７】そのため、比較的低い電圧で動作する低電
圧部のトランジスタおよび、比較的高い電圧で動作する
高電圧部のトランジスタのように、動作電圧の異なる複
数種類のトランジスタを有する昨今の半導体装置では、
高電圧部のトランジスタの性能、および信頼性が犠牲に
なる場合が多い。
圧部のトランジスタおよび、比較的高い電圧で動作する
高電圧部のトランジスタのように、動作電圧の異なる複
数種類のトランジスタを有する昨今の半導体装置では、
高電圧部のトランジスタの性能、および信頼性が犠牲に
なる場合が多い。
【０００８】＜第１の従来例＞まず、図３０〜図３８を
用いて、シングルゲートプロセスの一例として、ＣＭＯ
Ｓトランジスタ７０ＡおよびＣＭＯＳトランジスタ７０
Ｂを有する半導体装置の製造方法について説明する。な
お、低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高
電圧対応のＣＭＯＳトランジスタ７０Ｂの構成は、最終
工程を説明する図３８において示される。
用いて、シングルゲートプロセスの一例として、ＣＭＯ
Ｓトランジスタ７０ＡおよびＣＭＯＳトランジスタ７０
Ｂを有する半導体装置の製造方法について説明する。な
お、低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高
電圧対応のＣＭＯＳトランジスタ７０Ｂの構成は、最終
工程を説明する図３８において示される。
【０００９】まず、図３０に示すように、シリコン基板
１０の表面内に素子分離絶縁膜２０を選択的に形成し
て、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳ
トランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよ
び低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電
圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジ
スタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲを規定する。
１０の表面内に素子分離絶縁膜２０を選択的に形成し
て、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳ
トランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよ
び低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電
圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジ
スタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲを規定する。
【００１０】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、
低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域Ｈ
ＰＲに対応して、シリコン基板１０の表面内にＮ型不純
物を含んだＮウエル領域ＮＷを形成する。なお、以下の
説明においては、Ｐウエル領域ＰＷおよびＮウエル領域
ＮＷを区別せず、単にシリコン基板と呼称する場合もあ
る。
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、
低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域Ｈ
ＰＲに対応して、シリコン基板１０の表面内にＮ型不純
物を含んだＮウエル領域ＮＷを形成する。なお、以下の
説明においては、Ｐウエル領域ＰＷおよびＮウエル領域
ＮＷを区別せず、単にシリコン基板と呼称する場合もあ
る。
【００１１】さらに、シリコン基板１０上の低電圧ＮＭ
ＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全
面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶
縁膜４１を形成する。また、シリコン基板１０の高電圧
ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上
全面にはシリコン酸化膜等の絶縁膜で構成されるゲート
絶縁膜４２を形成する。
ＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全
面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶
縁膜４１を形成する。また、シリコン基板１０の高電圧
ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上
全面にはシリコン酸化膜等の絶縁膜で構成されるゲート
絶縁膜４２を形成する。
【００１２】ここで、ゲート絶縁膜４１の厚さはシリコ
ン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるよう
に設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜
への換算膜厚が３〜１０ｎｍ程度となるように設定され
る。
ン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるよう
に設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜
への換算膜厚が３〜１０ｎｍ程度となるように設定され
る。
【００１３】そして、低電圧ＰＭＯＳ領域ＬＰＲおよび
高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の
表面内に、Ｐ型不純物をイオン注入により比較的低濃度
（Ｐ -）に導入して低濃度不純物層３０を形成する。な
お、図３０においては、写真製版（フォトリソグラフ
ィ）によるパターニングにより、高電圧ＰＭＯＳ領域Ｈ
ＰＲ上部以外をレジストマスクＲ１で覆い、高電圧ＰＭ
ＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態
を示している。同様の工程により、低電圧ＰＭＯＳ領域
ＬＰＲにおけるシリコン基板１０の表面内にＰ型不純物
を導入し、低濃度不純物層３０を形成する。
高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の
表面内に、Ｐ型不純物をイオン注入により比較的低濃度
（Ｐ -）に導入して低濃度不純物層３０を形成する。な
お、図３０においては、写真製版（フォトリソグラフ
ィ）によるパターニングにより、高電圧ＰＭＯＳ領域Ｈ
ＰＲ上部以外をレジストマスクＲ１で覆い、高電圧ＰＭ
ＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態
を示している。同様の工程により、低電圧ＰＭＯＳ領域
ＬＰＲにおけるシリコン基板１０の表面内にＰ型不純物
を導入し、低濃度不純物層３０を形成する。
【００１４】次に、図３１に示す工程において、シリコ
ン基板１０の全面に、非単結晶シリコン膜５０を配設す
る。この非単結晶シリコン膜５０は、ポリシリコン膜あ
るいはアモルファスシリコン膜で形成され、Ｐ（リン）
等のＮ型不純物を含むように構成されている。
ン基板１０の全面に、非単結晶シリコン膜５０を配設す
る。この非単結晶シリコン膜５０は、ポリシリコン膜あ
るいはアモルファスシリコン膜で形成され、Ｐ（リン）
等のＮ型不純物を含むように構成されている。
【００１５】次に、図３２に示す工程において、非単結
晶シリコン膜５０を写真製版によりパターニングするこ
とで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ
領域ＬＰＲにおいてはゲート電極５１を、高電圧ＮＭＯ
Ｓ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいて
はゲート電極５２を形成する。
晶シリコン膜５０を写真製版によりパターニングするこ
とで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ
領域ＬＰＲにおいてはゲート電極５１を、高電圧ＮＭＯ
Ｓ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいて
はゲート電極５２を形成する。
【００１６】次に、図３３に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内
に、Ｐ型不純物をイオン注入により比較的低濃度
（Ｐ-）に導入して、１対のエクステンション層６２を
形成する。図３３は、写真製版によるパターニングによ
り低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスク
Ｒ２で覆い、また、ゲート電極５１を注入マスクとし
て、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物をイオン注
入している状態を示している。
ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内
に、Ｐ型不純物をイオン注入により比較的低濃度
（Ｐ-）に導入して、１対のエクステンション層６２を
形成する。図３３は、写真製版によるパターニングによ
り低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスク
Ｒ２で覆い、また、ゲート電極５１を注入マスクとし
て、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物をイオン注
入している状態を示している。
【００１７】１対のエクステンション層６２はゲート電
極５１の下部の低濃度不純物層３０を間に挟んで対向す
るように配設されている。この場合、低濃度不純物層３
０下部のシリコン基板１０の領域がチャネル領域とな
る。
極５１の下部の低濃度不純物層３０を間に挟んで対向す
るように配設されている。この場合、低濃度不純物層３
０下部のシリコン基板１０の領域がチャネル領域とな
る。
【００１８】ここで、エクステンション層は、後に形成
されるソース・ドレイン主要層よりも浅い接合となるよ
うに形成される不純物層であり、ソース・ドレイン主要
層と同一導電型であり、ソース・ドレイン層として機能
するのでソース・ドレインエクステンション層と呼称す
べきであるが、便宜的にエクステンション層と呼称す
る。同様の工程により、他の領域にもエクステンション
層を形成する。
されるソース・ドレイン主要層よりも浅い接合となるよ
うに形成される不純物層であり、ソース・ドレイン主要
層と同一導電型であり、ソース・ドレイン層として機能
するのでソース・ドレインエクステンション層と呼称す
べきであるが、便宜的にエクステンション層と呼称す
る。同様の工程により、他の領域にもエクステンション
層を形成する。
【００１９】図３４は、各領域にエクステンション層を
形成した後の工程を示しており、低電圧ＮＭＯＳ領域Ｌ
ＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１
０の表面内には、Ｎ型不純物を比較的低濃度（Ｎ-）に
導入して、１対のエクステンション層６１および６３が
形成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型
不純物を比較的低濃度（Ｐ-）に導入して、それぞれ１
対のエクステンション層６２および６４が形成されてい
る。
形成した後の工程を示しており、低電圧ＮＭＯＳ領域Ｌ
ＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１
０の表面内には、Ｎ型不純物を比較的低濃度（Ｎ-）に
導入して、１対のエクステンション層６１および６３が
形成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型
不純物を比較的低濃度（Ｐ-）に導入して、それぞれ１
対のエクステンション層６２および６４が形成されてい
る。
【００２０】なお、１対のエクステンション層６４は、
低濃度不純物層３０を間に挟んでいる。
低濃度不純物層３０を間に挟んでいる。
【００２１】また、図３４は、ゲート電極５１および５
２の側壁を保護するための側壁保護膜（サイドウォール
絶縁膜）を形成する工程を示しており、シリコン基板１
０の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成さ
れた状態を示している。
２の側壁を保護するための側壁保護膜（サイドウォール
絶縁膜）を形成する工程を示しており、シリコン基板１
０の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成さ
れた状態を示している。
【００２２】この後、図３５に示す工程において、絶縁
膜ＯＸ１がゲート電極５１および５２の側壁部のみに残
るように、ゲート電極５１および５２の上部およびシリ
コン基板１上の絶縁膜ＯＸ１を異方性エッチングにより
除去して、側壁保護膜７０を形成する。このとき、ゲー
ト電極５１および側壁保護膜７０で覆われないゲート絶
縁膜４１も除去され、ゲート電極５２および側壁保護膜
７０で覆われないゲート絶縁膜４２も除去される。
膜ＯＸ１がゲート電極５１および５２の側壁部のみに残
るように、ゲート電極５１および５２の上部およびシリ
コン基板１上の絶縁膜ＯＸ１を異方性エッチングにより
除去して、側壁保護膜７０を形成する。このとき、ゲー
ト電極５１および側壁保護膜７０で覆われないゲート絶
縁膜４１も除去され、ゲート電極５２および側壁保護膜
７０で覆われないゲート絶縁膜４２も除去される。
【００２３】次に、図３６に示す工程において写真製版
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３で覆い、また、ゲート電極
５１および側壁保護膜７０を注入マスクとして、低電圧
ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度
（Ｐ+）にイオン注入し、シリコン基板１０の表面内に
１対のソース・ドレイン層８２を形成する。同様の工程
により、他の領域にもソース・ドレイン層を形成する。
なお、ソース・ドレイン層の形成後に、熱処理を加える
ことで、イオン注入による損傷を回復することができ
る。
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３で覆い、また、ゲート電極
５１および側壁保護膜７０を注入マスクとして、低電圧
ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度
（Ｐ+）にイオン注入し、シリコン基板１０の表面内に
１対のソース・ドレイン層８２を形成する。同様の工程
により、他の領域にもソース・ドレイン層を形成する。
なお、ソース・ドレイン層の形成後に、熱処理を加える
ことで、イオン注入による損傷を回復することができ
る。
【００２４】図３７は、各領域にソース・ドレイン層を
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入
して、１対のソース・ドレイン層８１および８３が形成
され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不純
物を比較的低濃度（Ｐ +）に導入して、１対のソース・
ドレイン層８２および８４が形成されている。
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入
して、１対のソース・ドレイン層８１および８３が形成
され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不純
物を比較的低濃度（Ｐ +）に導入して、１対のソース・
ドレイン層８２および８４が形成されている。
【００２５】次に、図３８に示す工程において、シリコ
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５１および５２の露出面と高融点金属
膜との接触部分にシリサイド膜を形成する。その後、シ
リサイド化されずに残った高融点金属膜を除去し、さら
に熱処理を行うことで、コバルトシリサイド膜（ＣｏＳ
ｉ2）９０を形成して、図３８に示す低電圧対応のＣＭ
ＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳト
ランジスタ７０Ｂが得られる。
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５１および５２の露出面と高融点金属
膜との接触部分にシリサイド膜を形成する。その後、シ
リサイド化されずに残った高融点金属膜を除去し、さら
に熱処理を行うことで、コバルトシリサイド膜（ＣｏＳ
ｉ2）９０を形成して、図３８に示す低電圧対応のＣＭ
ＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳト
ランジスタ７０Ｂが得られる。
【００２６】図３８において、低電圧ＰＭＯＳ領域ＬＰ
Ｒおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、埋め込
みチャネル型のＰＭＯＳトランジスタが形成され、低電
圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ
においては、表面チャネル型のＮＭＯＳトランジスタが
形成されている。そして、埋め込みチャネル型のＰＭＯ
Ｓトランジスタのゲート電極においては、Ｎ型不純物が
導入されているので、結果として、シングルゲートプロ
セスとなっている。
Ｒおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、埋め込
みチャネル型のＰＭＯＳトランジスタが形成され、低電
圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ
においては、表面チャネル型のＮＭＯＳトランジスタが
形成されている。そして、埋め込みチャネル型のＰＭＯ
Ｓトランジスタのゲート電極においては、Ｎ型不純物が
導入されているので、結果として、シングルゲートプロ
セスとなっている。
【００２７】＜第２の従来例＞次に、図３９〜図４７を
用いて、デュアルゲートプロセスの一例として、ＣＭＯ
Ｓトランジスタ８０ＡおよびＣＭＯＳトランジスタ８０
Ｂを有する半導体装置の製造方法について説明する。な
お、低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高
電圧対応のＣＭＯＳトランジスタ８０Ｂの構成は、最終
工程を説明する図４７において示される。なお、図３０
〜図３８を用いて説明した低電圧対応のＣＭＯＳトラン
ジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ
７０Ｂの製造方法と同じ構成については同じ符号を付
し、重複する説明は省略する。
用いて、デュアルゲートプロセスの一例として、ＣＭＯ
Ｓトランジスタ８０ＡおよびＣＭＯＳトランジスタ８０
Ｂを有する半導体装置の製造方法について説明する。な
お、低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高
電圧対応のＣＭＯＳトランジスタ８０Ｂの構成は、最終
工程を説明する図４７において示される。なお、図３０
〜図３８を用いて説明した低電圧対応のＣＭＯＳトラン
ジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ
７０Ｂの製造方法と同じ構成については同じ符号を付
し、重複する説明は省略する。
【００２８】まず、図３９に示すように、シリコン基板
１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯ
Ｓ領域ＬＰＲ上の全面に、シリコン酸化膜等の絶縁膜で
構成されるゲート絶縁膜４１を形成する。また、シリコ
ン基板１０の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜等の絶縁膜
で構成されるゲート絶縁膜４２を形成する。
１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯ
Ｓ領域ＬＰＲ上の全面に、シリコン酸化膜等の絶縁膜で
構成されるゲート絶縁膜４１を形成する。また、シリコ
ン基板１０の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜等の絶縁膜
で構成されるゲート絶縁膜４２を形成する。
【００２９】そして、シリコン基板１０の全面に、非単
結晶シリコン膜５０Ａを配設する。この非単結晶シリコ
ン膜５０Ａは不純物を含んでいない。
結晶シリコン膜５０Ａを配設する。この非単結晶シリコ
ン膜５０Ａは不純物を含んでいない。
【００３０】次に、図４０に示す工程において、非単結
晶シリコン膜５０Ａを写真製版によりパターニングする
ことで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯ
Ｓ領域ＬＰＲにおいてはゲート電極５１Ａを、高電圧Ｎ
ＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにお
いてはゲート電極５２Ａを形成する。
晶シリコン膜５０Ａを写真製版によりパターニングする
ことで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯ
Ｓ領域ＬＰＲにおいてはゲート電極５１Ａを、高電圧Ｎ
ＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにお
いてはゲート電極５２Ａを形成する。
【００３１】次に、図４１に示す工程において、写真製
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ２で覆い、また、ゲート電
極５１Ａを注入マスクとして、低電圧ＰＭＯＳ領域ＬＰ
Ｒにおけるシリコン基板１０の表面内に、Ｐ型不純物を
イオン注入により比較的低濃度（Ｐ-）に導入して、１
対のエクステンション層６２を形成する。
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ２で覆い、また、ゲート電
極５１Ａを注入マスクとして、低電圧ＰＭＯＳ領域ＬＰ
Ｒにおけるシリコン基板１０の表面内に、Ｐ型不純物を
イオン注入により比較的低濃度（Ｐ-）に導入して、１
対のエクステンション層６２を形成する。
【００３２】図４２は、各領域にエクステンション層を
形成した後に、ゲート電極５１Ａおよび５２Ａの側壁を
保護するための側壁保護膜（サイドウォール絶縁膜）を
形成する工程を示しており、シリコン基板１０の全面
に、シリコン酸化膜等の絶縁膜ＯＸ１が形成された状態
を示している。
形成した後に、ゲート電極５１Ａおよび５２Ａの側壁を
保護するための側壁保護膜（サイドウォール絶縁膜）を
形成する工程を示しており、シリコン基板１０の全面
に、シリコン酸化膜等の絶縁膜ＯＸ１が形成された状態
を示している。
【００３３】この後、図４３に示す工程において、絶縁
膜ＯＸ１がゲート電極５１Ａおよび５２Ａの側壁部のみ
に残るように、ゲート電極５１Ａおよび５２Ａの上部お
よびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチン
グにより除去して、側壁保護膜７０を形成する。このと
き、ゲート電極５１Ａおよび側壁保護膜７０で覆われな
いゲート絶縁膜４１も除去され、ゲート電極５２Ａおよ
び側壁保護膜７０で覆われないゲート絶縁膜４２も除去
される。
膜ＯＸ１がゲート電極５１Ａおよび５２Ａの側壁部のみ
に残るように、ゲート電極５１Ａおよび５２Ａの上部お
よびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチン
グにより除去して、側壁保護膜７０を形成する。このと
き、ゲート電極５１Ａおよび側壁保護膜７０で覆われな
いゲート絶縁膜４１も除去され、ゲート電極５２Ａおよ
び側壁保護膜７０で覆われないゲート絶縁膜４２も除去
される。
【００３４】次に、図４４に示す工程において写真製版
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３で覆い、また、ゲート電極
５１Ａおよび側壁保護膜７０を注入マスクとして、低電
圧ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度（Ｐ
+）にイオン注入し、シリコン基板１０の表面内に１対
のソース・ドレイン層８２を形成する。このとき、ゲー
ト電極５１ＡにもＰ型不純物が導入され、エクステンシ
ョン層６２の形成時と併せて、ゲート電極５１Ａはソー
ス・ドレイン層８２と同程度以上のＰ型不純物を含んだ
ゲート電極５１２Ａとなる。
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３で覆い、また、ゲート電極
５１Ａおよび側壁保護膜７０を注入マスクとして、低電
圧ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度（Ｐ
+）にイオン注入し、シリコン基板１０の表面内に１対
のソース・ドレイン層８２を形成する。このとき、ゲー
ト電極５１ＡにもＰ型不純物が導入され、エクステンシ
ョン層６２の形成時と併せて、ゲート電極５１Ａはソー
ス・ドレイン層８２と同程度以上のＰ型不純物を含んだ
ゲート電極５１２Ａとなる。
【００３５】次に、図４５に示す工程において、高電圧
ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ４で覆
い、また、ゲート電極５２Ａおよび側壁保護膜７０を注
入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純
物を比較的高濃度（Ｐ+）にイオン注入し、シリコン基
板１０の表面内に１対のソース・ドレイン層８４を形成
する。このとき、ゲート電極５２ＡにもＰ型不純物が導
入され、エクステンション層６４の形成時と併せて、ゲ
ート電極５２Ａはソース・ドレイン層８４と同程度以上
のＰ型不純物を含んだゲート電極５２２Ａとなる。
ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ４で覆
い、また、ゲート電極５２Ａおよび側壁保護膜７０を注
入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純
物を比較的高濃度（Ｐ+）にイオン注入し、シリコン基
板１０の表面内に１対のソース・ドレイン層８４を形成
する。このとき、ゲート電極５２ＡにもＰ型不純物が導
入され、エクステンション層６４の形成時と併せて、ゲ
ート電極５２Ａはソース・ドレイン層８４と同程度以上
のＰ型不純物を含んだゲート電極５２２Ａとなる。
【００３６】同様に、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲにおけるソース・ドレイン層
８１および８３の形成に際して、ゲート電極５１Ａおよ
び５２ＡにＮ型不純物を導入し、エクステンション層６
１および６３の形成時と併せて、ソース・ドレイン層８
４と同程度以上のＮ型不純物を含んだ、ゲート電極５１
１Ａおよび５２１Ａとする。
高電圧ＮＭＯＳ領域ＨＮＲにおけるソース・ドレイン層
８１および８３の形成に際して、ゲート電極５１Ａおよ
び５２ＡにＮ型不純物を導入し、エクステンション層６
１および６３の形成時と併せて、ソース・ドレイン層８
４と同程度以上のＮ型不純物を含んだ、ゲート電極５１
１Ａおよび５２１Ａとする。
【００３７】図４６は、各領域にソース・ドレイン層を
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入
して、１対のソース・ドレイン層層８１および８３が形
成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯ
Ｓ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不
純物を比較的高濃度（Ｐ+）に導入して、１対のソース
・ドレイン層８２および８４が形成されている。
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入
して、１対のソース・ドレイン層層８１および８３が形
成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯ
Ｓ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不
純物を比較的高濃度（Ｐ+）に導入して、１対のソース
・ドレイン層８２および８４が形成されている。
【００３８】次に、図４７に示す工程において、シリコ
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５１１Ａ、５１２Ａ、５２１Ａおよび
５２２Ａの露出面と高融点金属膜との接触部分にシリサ
イド膜を形成する。その後、シリサイド化されずに残っ
た高融点金属膜を除去し、さらに熱処理を行うことで、
コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、
低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧
対応のＣＭＯＳトランジスタ８０Ｂが得られる。
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５１１Ａ、５１２Ａ、５２１Ａおよび
５２２Ａの露出面と高融点金属膜との接触部分にシリサ
イド膜を形成する。その後、シリサイド化されずに残っ
た高融点金属膜を除去し、さらに熱処理を行うことで、
コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、
低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧
対応のＣＭＯＳトランジスタ８０Ｂが得られる。
【００３９】＜第３の従来例＞次に、図４８〜図５１を
用いて、ＣＭＯＳトランジスタ８０ＡおよびＣＭＯＳト
ランジスタ８０Ｂを有する半導体装置の他の製造方法に
ついて説明する。なお、低電圧対応のＣＭＯＳトランジ
スタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８
０Ｂの構成は、図４７に示したものと同じであるので、
図示は省略する。また、図３０〜図３８を用いて説明し
た低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電
圧対応のＣＭＯＳトランジスタ７０Ｂの製造方法と同じ
構成については同じ符号を付し、重複する説明は省略す
る。
用いて、ＣＭＯＳトランジスタ８０ＡおよびＣＭＯＳト
ランジスタ８０Ｂを有する半導体装置の他の製造方法に
ついて説明する。なお、低電圧対応のＣＭＯＳトランジ
スタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８
０Ｂの構成は、図４７に示したものと同じであるので、
図示は省略する。また、図３０〜図３８を用いて説明し
た低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電
圧対応のＣＭＯＳトランジスタ７０Ｂの製造方法と同じ
構成については同じ符号を付し、重複する説明は省略す
る。
【００４０】まず、図４８に示すように、ゲート絶縁膜
４１および４２の全面に、非単結晶シリコン膜５０Ａを
配設する。この非単結晶シリコン膜５０Ａは不純物を含
んでいない。
４１および４２の全面に、非単結晶シリコン膜５０Ａを
配設する。この非単結晶シリコン膜５０Ａは不純物を含
んでいない。
【００４１】次に、図４９に示す工程において、写真製
版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ
上部および高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジス
トマスクＲ５で覆い、非単結晶シリコン膜５０Ａ内にＮ
型不純物をイオン注入により比較的高濃度（Ｎ+）に導
入して、Ｎ型の非単結晶シリコン膜５１１および５２１
を形成する。
版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ
上部および高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジス
トマスクＲ５で覆い、非単結晶シリコン膜５０Ａ内にＮ
型不純物をイオン注入により比較的高濃度（Ｎ+）に導
入して、Ｎ型の非単結晶シリコン膜５１１および５２１
を形成する。
【００４２】次に、図５０に示す工程において、写真製
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジス
トマスクＲ６で覆い、非単結晶シリコン膜５０Ａ内にＰ
型不純物をイオン注入により比較的高濃度（Ｐ+）に導
入して、Ｐ型の非単結晶シリコン膜５１２および５２２
を形成する。
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジス
トマスクＲ６で覆い、非単結晶シリコン膜５０Ａ内にＰ
型不純物をイオン注入により比較的高濃度（Ｐ+）に導
入して、Ｐ型の非単結晶シリコン膜５１２および５２２
を形成する。
【００４３】次に、図５１に示す工程において、非単結
晶シリコン膜５１１、５１２、５２１および５２２を写
真製版によりパターニングすることで、低電圧ＮＭＯＳ
領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては
ゲート電極５１１Ａおよび５１２Ａを、高電圧ＮＭＯＳ
領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては
ゲート電極５２１Ａおよび５２２Ａを形成する。以後
は、図４１〜図４７を用いて説明した工程を経て、図４
７に示した低電圧対応のＣＭＯＳトランジスタ８０Ａお
よび高電圧対応のＣＭＯＳトランジスタ８０Ｂの構成を
得る。
晶シリコン膜５１１、５１２、５２１および５２２を写
真製版によりパターニングすることで、低電圧ＮＭＯＳ
領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては
ゲート電極５１１Ａおよび５１２Ａを、高電圧ＮＭＯＳ
領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては
ゲート電極５２１Ａおよび５２２Ａを形成する。以後
は、図４１〜図４７を用いて説明した工程を経て、図４
７に示した低電圧対応のＣＭＯＳトランジスタ８０Ａお
よび高電圧対応のＣＭＯＳトランジスタ８０Ｂの構成を
得る。
【００４４】なお、図４８〜図５１を用いて説明した製
造方法によれば、ゲート電極への不純物の導入は、ソー
ス・ドレイン層形成時の不純物の導入と独立して行うこ
とができると言うだけでなく、ゲート電極が、非単結晶
シリコンと金属膜あるいはシリサイド膜との多層膜で構
成された場合は、ソース・ドレイン層形成時の不純物導
入と併せての不純物導入ができないので、図４８〜図５
１に示す製造方法が有効となる。
造方法によれば、ゲート電極への不純物の導入は、ソー
ス・ドレイン層形成時の不純物の導入と独立して行うこ
とができると言うだけでなく、ゲート電極が、非単結晶
シリコンと金属膜あるいはシリサイド膜との多層膜で構
成された場合は、ソース・ドレイン層形成時の不純物導
入と併せての不純物導入ができないので、図４８〜図５
１に示す製造方法が有効となる。
【００４５】
【発明が解決しようとする課題】以上説明したように、
ＣＭＯＳトランジスタ７０ＡおよびＣＭＯＳトランジス
タ７０Ｂは、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲにおいては、埋め込みチャネル型のＰ
ＭＯＳトランジスタを有し、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャ
ネル型のＮＭＯＳトランジスタを有しているが、埋め込
みチャネル型のＭＯＳトランジスタでは微細化が難しい
という問題があった。
ＣＭＯＳトランジスタ７０ＡおよびＣＭＯＳトランジス
タ７０Ｂは、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲにおいては、埋め込みチャネル型のＰ
ＭＯＳトランジスタを有し、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャ
ネル型のＮＭＯＳトランジスタを有しているが、埋め込
みチャネル型のＭＯＳトランジスタでは微細化が難しい
という問題があった。
【００４６】また、ＣＭＯＳトランジスタ８０Ａおよび
ＣＭＯＳトランジスタ８０Ｂは、ＮＭＯＳトランジスタ
もＰＭＯＳトランジスタも表面チャネル型であり、微細
化の観点からは問題ないが、電界によるキャリアの移動
度の低下や、ホットキャリアストレス下での信頼性の低
下や、ＮＢＴＩの低下の問題があった。
ＣＭＯＳトランジスタ８０Ｂは、ＮＭＯＳトランジスタ
もＰＭＯＳトランジスタも表面チャネル型であり、微細
化の観点からは問題ないが、電界によるキャリアの移動
度の低下や、ホットキャリアストレス下での信頼性の低
下や、ＮＢＴＩの低下の問題があった。
【００４７】本発明は上記のような問題点を解消するた
めになされたもので、微細化の要求および信頼性の要求
を満たすことが可能なＣＭＯＳトランジスタおよびその
製造方法を提供することを目的とする。
めになされたもので、微細化の要求および信頼性の要求
を満たすことが可能なＣＭＯＳトランジスタおよびその
製造方法を提供することを目的とする。
【００４８】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板の表面内に規定される第
１のＮＭＯＳ領域および第１のＰＭＯＳ領域に、それぞ
れ配設された、第１のＮＭＯＳトランジスタおよび第１
のＰＭＯＳトランジスタと、前記半導体基板の表面内に
規定される第２のＮＭＯＳ領域および第２のＰＭＯＳ領
域に、それぞれ配設された、第２のＮＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタとを備え、前記第
２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳト
ランジスタはそれぞれ前記第１のＮＭＯＳトランジスタ
および前記第１のＰＭＯＳトランジスタよりも動作電圧
が高く、前記第２のＰＭＯＳトランジスタは、前記半導
体基板内部にチャネルが形成される埋め込みチャネル型
のＭＯＳトランジスタであって、前記第１のＮＭＯＳト
ランジスタ、前記第１のＰＭＯＳトランジスタおよび前
記第２のＮＭＯＳトランジスタは、前記半導体基板の表
面内にチャネルが形成される表面チャネル型のＭＯＳト
ランジスタである。
載の半導体装置は、半導体基板の表面内に規定される第
１のＮＭＯＳ領域および第１のＰＭＯＳ領域に、それぞ
れ配設された、第１のＮＭＯＳトランジスタおよび第１
のＰＭＯＳトランジスタと、前記半導体基板の表面内に
規定される第２のＮＭＯＳ領域および第２のＰＭＯＳ領
域に、それぞれ配設された、第２のＮＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタとを備え、前記第
２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳト
ランジスタはそれぞれ前記第１のＮＭＯＳトランジスタ
および前記第１のＰＭＯＳトランジスタよりも動作電圧
が高く、前記第２のＰＭＯＳトランジスタは、前記半導
体基板内部にチャネルが形成される埋め込みチャネル型
のＭＯＳトランジスタであって、前記第１のＮＭＯＳト
ランジスタ、前記第１のＰＭＯＳトランジスタおよび前
記第２のＮＭＯＳトランジスタは、前記半導体基板の表
面内にチャネルが形成される表面チャネル型のＭＯＳト
ランジスタである。
【００４９】本発明に係る請求項２記載の半導体装置
は、前記第２のＰＭＯＳトランジスタが、前記第２のＰ
ＭＯＳ領域の前記半導体基板の表面上に選択的に配設さ
れたゲート絶縁膜と、前記ゲート絶縁膜上に配設された
ゲート電極と、前記ゲート絶縁膜の直下の前記半導体基
板の表面内に配設された比較的低濃度のＰ型不純物層
と、前記ゲート電極の側面外方の前記半導体基板の表面
内に配設され、前記不純物層と接触する１対のＰ型ソー
ス・ドレイン層とを有している。
は、前記第２のＰＭＯＳトランジスタが、前記第２のＰ
ＭＯＳ領域の前記半導体基板の表面上に選択的に配設さ
れたゲート絶縁膜と、前記ゲート絶縁膜上に配設された
ゲート電極と、前記ゲート絶縁膜の直下の前記半導体基
板の表面内に配設された比較的低濃度のＰ型不純物層
と、前記ゲート電極の側面外方の前記半導体基板の表面
内に配設され、前記不純物層と接触する１対のＰ型ソー
ス・ドレイン層とを有している。
【００５０】本発明に係る請求項３記載の半導体装置
は、前記１対のＰ型ソース・ドレイン層が、互いに向か
い合う端縁部から、対向するように延在する１対のＰ型
エクステンション層を含んでいる。
は、前記１対のＰ型ソース・ドレイン層が、互いに向か
い合う端縁部から、対向するように延在する１対のＰ型
エクステンション層を含んでいる。
【００５１】本発明に係る請求項４記載の半導体装置
は、前記ゲート電極が、Ｎ型不純物を比較的高濃度に含
んでいる。
は、前記ゲート電極が、Ｎ型不純物を比較的高濃度に含
んでいる。
【００５２】本発明に係る請求項５記載の半導体装置の
製造方法は、半導体基板の表面内に、第１のＮＭＯＳト
ランジスタおよび第１のＰＭＯＳトランジスタを形成す
るための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域
を規定し、前記第１のＮＭＯＳトランジスタよりも動作
電圧が高い第２のＮＭＯＳトランジスタを形成するため
の第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＰＭＯＳトランジ
スタを形成するための第２のＰＭＯＳ領域を規定する工
程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰ
ＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２の
ＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１
のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成す
る工程(ｂ)と、第２のＰＭＯＳ領域の前記半導体基板の
表面内に比較的低濃度のＰ型不純物層を形成する工程
(ｃ)と、前記第１および第２のゲート絶縁膜上に、Ｎ型
不純物を比較的高濃度で含む非単結晶シリコン膜を形成
する工程(ｄ)と、前記第１のＰＭＯＳ領域の前記非単結
晶シリコン膜にのみＰ型不純物を比較的高濃度で導入す
る工程(ｅ)と、前記非単結晶シリコン膜をパターニング
して、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領
域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ
領域にそれぞれゲート電極を形成する工程(ｆ)とを備え
ている。
製造方法は、半導体基板の表面内に、第１のＮＭＯＳト
ランジスタおよび第１のＰＭＯＳトランジスタを形成す
るための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域
を規定し、前記第１のＮＭＯＳトランジスタよりも動作
電圧が高い第２のＮＭＯＳトランジスタを形成するため
の第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＰＭＯＳトランジ
スタを形成するための第２のＰＭＯＳ領域を規定する工
程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰ
ＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２の
ＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１
のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成す
る工程(ｂ)と、第２のＰＭＯＳ領域の前記半導体基板の
表面内に比較的低濃度のＰ型不純物層を形成する工程
(ｃ)と、前記第１および第２のゲート絶縁膜上に、Ｎ型
不純物を比較的高濃度で含む非単結晶シリコン膜を形成
する工程(ｄ)と、前記第１のＰＭＯＳ領域の前記非単結
晶シリコン膜にのみＰ型不純物を比較的高濃度で導入す
る工程(ｅ)と、前記非単結晶シリコン膜をパターニング
して、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領
域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ
領域にそれぞれゲート電極を形成する工程(ｆ)とを備え
ている。
【００５３】本発明に係る請求項６記載の半導体装置の
製造方法は、半導体基板の表面内に、第１のＮＭＯＳト
ランジスタおよび第１のＰＭＯＳトランジスタを形成す
るための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域
を規定し、前記第１のＮＭＯＳトランジスタよりも動作
電圧が高い第２のＮＭＯＳトランジスタを形成するため
の第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＰＭＯＳトランジ
スタを形成するための第２のＰＭＯＳ領域を規定する工
程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰ
ＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２の
ＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１
のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成す
る工程(ｂ)と、第２のＰＭＯＳ領域の前記半導体基板の
表面内に比較的低濃度のＰ型不純物層を形成する工程
(ｃ)と、前記第１および第２のゲート絶縁膜上に、不純
物を含まない非単結晶シリコン膜を形成する工程(ｄ)
と、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領
域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ
領域の前記非単結晶シリコン膜にのみ、Ｎ型不純物を比
較的高濃度の第１の濃度で導入する工程(ｅ)と、前記非
単結晶シリコン膜を用いて、前記第１のＮＭＯＳ領域、
前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域およ
び前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成
し、しかも前記第１のＰＭＯＳ領域に形成されるゲート
電極に、Ｐ型不純物を比較的高濃度の第２の濃度で含ま
せる工程(ｆ)とを備えている。
製造方法は、半導体基板の表面内に、第１のＮＭＯＳト
ランジスタおよび第１のＰＭＯＳトランジスタを形成す
るための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域
を規定し、前記第１のＮＭＯＳトランジスタよりも動作
電圧が高い第２のＮＭＯＳトランジスタを形成するため
の第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＰＭＯＳトランジ
スタを形成するための第２のＰＭＯＳ領域を規定する工
程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰ
ＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２の
ＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１
のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成す
る工程(ｂ)と、第２のＰＭＯＳ領域の前記半導体基板の
表面内に比較的低濃度のＰ型不純物層を形成する工程
(ｃ)と、前記第１および第２のゲート絶縁膜上に、不純
物を含まない非単結晶シリコン膜を形成する工程(ｄ)
と、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領
域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ
領域の前記非単結晶シリコン膜にのみ、Ｎ型不純物を比
較的高濃度の第１の濃度で導入する工程(ｅ)と、前記非
単結晶シリコン膜を用いて、前記第１のＮＭＯＳ領域、
前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域およ
び前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成
し、しかも前記第１のＰＭＯＳ領域に形成されるゲート
電極に、Ｐ型不純物を比較的高濃度の第２の濃度で含ま
せる工程(ｆ)とを備えている。
【００５４】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｆ)が、前記非単結晶シリコン膜
をパターニングした後に、前記第１のＰＭＯＳトランジ
スタを構成するソース・ドレイン層の形成時に、前記第
１のＰＭＯＳ領域に形成した前記ゲート電極に、Ｐ型不
純物を前記第２の濃度で導入する工程を含んでいる。
製造方法は、前記工程(ｆ)が、前記非単結晶シリコン膜
をパターニングした後に、前記第１のＰＭＯＳトランジ
スタを構成するソース・ドレイン層の形成時に、前記第
１のＰＭＯＳ領域に形成した前記ゲート電極に、Ｐ型不
純物を前記第２の濃度で導入する工程を含んでいる。
【００５５】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｆ)が、前記第１のＰＭＯＳ領域
の前記非単結晶シリコン膜に、Ｐ型不純物を前記第２の
濃度で導入した後、前記非単結晶シリコン膜をパターニ
ングする工程を含んでいる。
製造方法は、前記工程(ｆ)が、前記第１のＰＭＯＳ領域
の前記非単結晶シリコン膜に、Ｐ型不純物を前記第２の
濃度で導入した後、前記非単結晶シリコン膜をパターニ
ングする工程を含んでいる。
【００５６】本発明に係る請求項９記載の半導体装置の
製造方法は、前記第１の濃度が前記第２の濃度以上であ
る。
製造方法は、前記第１の濃度が前記第２の濃度以上であ
る。
【００５７】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記第１のＮＭＯＳ領
域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域
および前記第２のＰＭＯＳ領域の前記非単結晶シリコン
膜に、窒素を導入する工程を含んでいる。
の製造方法は、前記工程(ｅ)が、前記第１のＮＭＯＳ領
域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域
および前記第２のＰＭＯＳ領域の前記非単結晶シリコン
膜に、窒素を導入する工程を含んでいる。
【００５８】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記非単結晶シリコン膜をパターニング
した後に、不純物のイオン注入により、それぞれの前記
ゲート電極の側面外方の前記半導体基板の表面内に１対
のエクステンション層を形成する工程(ｇ)をさらに備
え、前記工程(ｇ)が、前記第１および第２のＰＭＯＳ領
域に形成された、それぞれの前記ゲート電極を注入マス
クとして使用し、同時にＰ型不純物をイオン注入して、
それぞれ１対のＰ型エクステンション層を形成する工程
を含んでいる。
の製造方法は、前記非単結晶シリコン膜をパターニング
した後に、不純物のイオン注入により、それぞれの前記
ゲート電極の側面外方の前記半導体基板の表面内に１対
のエクステンション層を形成する工程(ｇ)をさらに備
え、前記工程(ｇ)が、前記第１および第２のＰＭＯＳ領
域に形成された、それぞれの前記ゲート電極を注入マス
クとして使用し、同時にＰ型不純物をイオン注入して、
それぞれ１対のＰ型エクステンション層を形成する工程
を含んでいる。
【００５９】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記非単結晶シリコン膜をパターニング
した後に、不純物のイオン注入により、それぞれの前記
ゲート電極の側面外方の前記半導体基板の表面内に１対
のエクステンション層を形成する工程(ｇ)をさらに備
え、前記工程(ｇ)が、前記第１のＰＭＯＳ領域に形成さ
れた、前記ゲート電極を注入マスクとして使用し、１対
のＰ型エクステンション層を前記第１のＰＭＯＳ領域の
前記半導体基板の表面内にのみ形成する工程を含んでい
る。
の製造方法は、前記非単結晶シリコン膜をパターニング
した後に、不純物のイオン注入により、それぞれの前記
ゲート電極の側面外方の前記半導体基板の表面内に１対
のエクステンション層を形成する工程(ｇ)をさらに備
え、前記工程(ｇ)が、前記第１のＰＭＯＳ領域に形成さ
れた、前記ゲート電極を注入マスクとして使用し、１対
のＰ型エクステンション層を前記第１のＰＭＯＳ領域の
前記半導体基板の表面内にのみ形成する工程を含んでい
る。
【００６０】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞本発明に係る実施の形態１の半導
体装置の製造方法として、図１〜図９を用いて、ＣＭＯ
Ｓトランジスタ１００ＡおよびＣＭＯＳトランジスタ１
００Ｂを有する半導体装置の製造方法について説明す
る。なお、低電圧対応のＣＭＯＳトランジスタ１００Ａ
および高電圧対応のＣＭＯＳトランジスタ１００Ｂの構
成は、最終工程を説明する図９において示される。
体装置の製造方法として、図１〜図９を用いて、ＣＭＯ
Ｓトランジスタ１００ＡおよびＣＭＯＳトランジスタ１
００Ｂを有する半導体装置の製造方法について説明す
る。なお、低電圧対応のＣＭＯＳトランジスタ１００Ａ
および高電圧対応のＣＭＯＳトランジスタ１００Ｂの構
成は、最終工程を説明する図９において示される。
【００６１】まず、図１に示すように、シリコン基板１
０の表面内に素子分離絶縁膜２０を選択的に形成して、
低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトラ
ンジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低
電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧Ｎ
ＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタ
を形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲを規定する。
０の表面内に素子分離絶縁膜２０を選択的に形成して、
低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトラ
ンジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低
電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧Ｎ
ＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタ
を形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲを規定する。
【００６２】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、
低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域Ｈ
ＰＲに対応して、シリコン基板１０の表面内にＮ型不純
物を含んだＮウエル領域ＮＷを形成する。なお、以下の
説明においては、Ｐウエル領域ＰＷおよびＮウエル領域
ＮＷを区別せず、単にシリコン基板と呼称する場合もあ
る。
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、
低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域Ｈ
ＰＲに対応して、シリコン基板１０の表面内にＮ型不純
物を含んだＮウエル領域ＮＷを形成する。なお、以下の
説明においては、Ｐウエル領域ＰＷおよびＮウエル領域
ＮＷを区別せず、単にシリコン基板と呼称する場合もあ
る。
【００６３】さらに、シリコン基板１０上の低電圧ＮＭ
ＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全
面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶
縁膜４１を形成する。また、シリコン基板１０の高電圧
ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上
全面にはシリコン酸化膜等の絶縁膜で構成されるゲート
絶縁膜４２を形成する。
ＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全
面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶
縁膜４１を形成する。また、シリコン基板１０の高電圧
ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上
全面にはシリコン酸化膜等の絶縁膜で構成されるゲート
絶縁膜４２を形成する。
【００６４】ここで、ゲート絶縁膜４１の厚さはシリコ
ン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるよう
に設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜
への換算膜厚が３〜１０ｎｍ程度となるように設定され
る。
ン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるよう
に設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜
への換算膜厚が３〜１０ｎｍ程度となるように設定され
る。
【００６５】そして、後に埋め込みチャネル型のＭＯＳ
トランジスタを形成する高電圧ＰＭＯＳ領域ＨＰＲにお
けるシリコン基板１０の表面内に、Ｐ型不純物をイオン
注入により比較的低濃度（Ｐ-）に導入して、低濃度不
純物層３０を形成する。なお、図１においては、写真製
版（フォトリソグラフィ）によるパターニングにより、
高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ
１１で覆い、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物を
イオン注入している状態を示している。なお、低濃度不
純物層３０は、ボロン（Ｂ）あるいは二フッ化ボロン
（ＢＦ2）をイオン注入することで形成される。
トランジスタを形成する高電圧ＰＭＯＳ領域ＨＰＲにお
けるシリコン基板１０の表面内に、Ｐ型不純物をイオン
注入により比較的低濃度（Ｐ-）に導入して、低濃度不
純物層３０を形成する。なお、図１においては、写真製
版（フォトリソグラフィ）によるパターニングにより、
高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ
１１で覆い、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物を
イオン注入している状態を示している。なお、低濃度不
純物層３０は、ボロン（Ｂ）あるいは二フッ化ボロン
（ＢＦ2）をイオン注入することで形成される。
【００６６】次に、図２に示す工程において、シリコン
基板１０の全面に、ＣＶＤ法により厚さ５０〜３００ｎ
ｍの非単結晶シリコン膜５０を配設する。この非単結晶
シリコン膜５０は、ポリシリコン膜あるいはアモルファ
スシリコン膜で形成され、Ｐ（リン）等のＮ型不純物を
５×１０20〜１×１０22／ｃｍ3の濃度で含んでいる。
基板１０の全面に、ＣＶＤ法により厚さ５０〜３００ｎ
ｍの非単結晶シリコン膜５０を配設する。この非単結晶
シリコン膜５０は、ポリシリコン膜あるいはアモルファ
スシリコン膜で形成され、Ｐ（リン）等のＮ型不純物を
５×１０20〜１×１０22／ｃｍ3の濃度で含んでいる。
【００６７】次に、図３に示す工程において、写真製版
によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ１２で覆い、低電圧ＰＭＯ
Ｓ領域ＬＰＲ上の非単結晶シリコン膜５０にＢあるいは
ＢＦ2等のＰ型不純物をイオン注入して、Ｐ型の非単結
晶シリコン膜５０Ｂを形成する。このときのイオン注入
条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋ
ｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であ
り、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であ
り、非単結晶シリコン膜５０に含まれるＮ型不純物によ
る効果をうち消すことができる濃度に設定される。
によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ１２で覆い、低電圧ＰＭＯ
Ｓ領域ＬＰＲ上の非単結晶シリコン膜５０にＢあるいは
ＢＦ2等のＰ型不純物をイオン注入して、Ｐ型の非単結
晶シリコン膜５０Ｂを形成する。このときのイオン注入
条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋ
ｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であ
り、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であ
り、非単結晶シリコン膜５０に含まれるＮ型不純物によ
る効果をうち消すことができる濃度に設定される。
【００６８】レジストマスクＲ１２を除去した後、図４
に示すように、非単結晶シリコン膜５０および非単結晶
シリコン膜５０Ｂを写真製版によりパターニングするこ
とで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極
５１を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電
極５３を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲにおいてはゲート電極５２を形成する。
に示すように、非単結晶シリコン膜５０および非単結晶
シリコン膜５０Ｂを写真製版によりパターニングするこ
とで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極
５１を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電
極５３を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭ
ＯＳ領域ＨＰＲにおいてはゲート電極５２を形成する。
【００６９】そして、図４に示すように、写真製版によ
るパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以
外をレジストマスクＲ１３で覆い、また、ゲート電極５
３を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにお
けるシリコン基板１０の表面内に、ＢあるいはＢＦ2等
のＰ型不純物をイオン注入により比較的低濃度（Ｐ-）
に導入して、１対のエクステンション層６２を形成す
る。このときのイオン注入条件は、Ｂの場合は、注入エ
ネルギー０．１ｋｅＶ〜３ｋｅＶ、ドーズ量５×１０13
〜１×１０15／ｃｍ2であり、ＢＦ2の場合は、注入エネ
ルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０13〜１
×１０15／ｃｍ2である。
るパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以
外をレジストマスクＲ１３で覆い、また、ゲート電極５
３を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにお
けるシリコン基板１０の表面内に、ＢあるいはＢＦ2等
のＰ型不純物をイオン注入により比較的低濃度（Ｐ-）
に導入して、１対のエクステンション層６２を形成す
る。このときのイオン注入条件は、Ｂの場合は、注入エ
ネルギー０．１ｋｅＶ〜３ｋｅＶ、ドーズ量５×１０13
〜１×１０15／ｃｍ2であり、ＢＦ2の場合は、注入エネ
ルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０13〜１
×１０15／ｃｍ2である。
【００７０】１対のエクステンション層６２はゲート電
極５３の下部のシリコン基板１０の領域を間に挟んで、
対向するように配設されている。なお、ゲート電極５３
の下部のシリコン基板１０の領域がチャネル領域とな
る。
極５３の下部のシリコン基板１０の領域を間に挟んで、
対向するように配設されている。なお、ゲート電極５３
の下部のシリコン基板１０の領域がチャネル領域とな
る。
【００７１】ここで、エクステンション層は、短チャネ
ル効果の抑制に有効な構成であり、後に形成されるソー
ス・ドレイン主要層よりも浅い接合となるように形成さ
れる不純物層であり、ソース・ドレイン主要層と同一導
電型で、ソース・ドレイン層として機能するのでソース
・ドレインエクステンション層と呼称すべきであるが、
便宜的にエクステンション層と呼称する。同様の工程に
より、他の領域にもエクステンション層を形成する。
ル効果の抑制に有効な構成であり、後に形成されるソー
ス・ドレイン主要層よりも浅い接合となるように形成さ
れる不純物層であり、ソース・ドレイン主要層と同一導
電型で、ソース・ドレイン層として機能するのでソース
・ドレインエクステンション層と呼称すべきであるが、
便宜的にエクステンション層と呼称する。同様の工程に
より、他の領域にもエクステンション層を形成する。
【００７２】図５は、各領域にエクステンション層を形
成した後の工程を示しており、低電圧ＮＭＯＳ領域ＬＮ
Ｒおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０
の表面内には、ヒ素（Ａｓ）等のＮ型不純物を、比較的
低濃度（注入エネルギー０．２ｋｅＶ〜１０ｋｅＶ、ド
ーズ量１×１０14〜２×１０15／ｃｍ2）で導入して、
１対のエクステンション層６１および６３が形成され、
高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内
には、ＢあるいはＢＦ2等のＰ型不純物を、イオン注入
により比較的低濃度（Ｐ-）に導入して１対のエクステ
ンション層６４が形成されている。このときのイオン注
入条件は、Ｂの場合は、注入エネルギー０．１ｋｅＶ〜
３ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2で
あり、ＢＦ2の場合は、注入エネルギー１ｋｅＶ〜１０
ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2であ
る。
成した後の工程を示しており、低電圧ＮＭＯＳ領域ＬＮ
Ｒおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０
の表面内には、ヒ素（Ａｓ）等のＮ型不純物を、比較的
低濃度（注入エネルギー０．２ｋｅＶ〜１０ｋｅＶ、ド
ーズ量１×１０14〜２×１０15／ｃｍ2）で導入して、
１対のエクステンション層６１および６３が形成され、
高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内
には、ＢあるいはＢＦ2等のＰ型不純物を、イオン注入
により比較的低濃度（Ｐ-）に導入して１対のエクステ
ンション層６４が形成されている。このときのイオン注
入条件は、Ｂの場合は、注入エネルギー０．１ｋｅＶ〜
３ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2で
あり、ＢＦ2の場合は、注入エネルギー１ｋｅＶ〜１０
ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2であ
る。
【００７３】なお、１対のエクステンション層６４は、
低濃度不純物層３０を間に挟んでいる。
低濃度不純物層３０を間に挟んでいる。
【００７４】図５は、ゲート電極５１、５２および５３
の側壁を保護するための側壁保護膜（サイドウォール絶
縁膜）を形成する工程を示しており、シリコン基板１０
の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成され
た状態を示している。
の側壁を保護するための側壁保護膜（サイドウォール絶
縁膜）を形成する工程を示しており、シリコン基板１０
の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成され
た状態を示している。
【００７５】この後、図６に示す工程において、絶縁膜
ＯＸ１がゲート電極５１、５２および５３の側壁部のみ
に残るように、ゲート電極５１、５２および５３の上部
およびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチ
ングにより除去して、側壁保護膜７０を形成する。この
とき、ゲート電極５１、５３および側壁保護膜７０で覆
われないゲート絶縁膜４１も除去され、ゲート電極５２
および側壁保護膜７０で覆われないゲート絶縁膜４２も
除去される。
ＯＸ１がゲート電極５１、５２および５３の側壁部のみ
に残るように、ゲート電極５１、５２および５３の上部
およびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチ
ングにより除去して、側壁保護膜７０を形成する。この
とき、ゲート電極５１、５３および側壁保護膜７０で覆
われないゲート絶縁膜４１も除去され、ゲート電極５２
および側壁保護膜７０で覆われないゲート絶縁膜４２も
除去される。
【００７６】次に、図７に示す工程において写真製版に
よるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部
以外をレジストマスクＲ１４で覆い、また、ゲート電極
５３および側壁保護膜７０を注入マスクとして、低電圧
ＰＭＯＳ領域ＬＰＲに、ＢあるいはＢＦ2等のＰ型不純
物をイオン注入して、シリコン基板１０の表面内に１対
のソース・ドレイン層８２を形成する。
よるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部
以外をレジストマスクＲ１４で覆い、また、ゲート電極
５３および側壁保護膜７０を注入マスクとして、低電圧
ＰＭＯＳ領域ＬＰＲに、ＢあるいはＢＦ2等のＰ型不純
物をイオン注入して、シリコン基板１０の表面内に１対
のソース・ドレイン層８２を形成する。
【００７７】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【００７８】同様の工程により、他の領域にもソース・
ドレイン層を形成する。なお、ソース・ドレイン層の形
成後に、熱処理を加えることで、イオン注入による損傷
を回復することができる。
ドレイン層を形成する。なお、ソース・ドレイン層の形
成後に、熱処理を加えることで、イオン注入による損傷
を回復することができる。
【００７９】図８は、各領域にソース・ドレイン層を形
成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲお
よび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表
面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入エ
ネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15
〜６×１０15／ｃｍ2）に導入して、１対のソース・ド
レイン層層８１および８３が形成され、高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｂあるい
はＢＦ2等のＰ型不純物を比較的低濃度に導入して、１
対のソース・ドレイン層８４が形成されている。
成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲお
よび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表
面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入エ
ネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15
〜６×１０15／ｃｍ2）に導入して、１対のソース・ド
レイン層層８１および８３が形成され、高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｂあるい
はＢＦ2等のＰ型不純物を比較的低濃度に導入して、１
対のソース・ドレイン層８４が形成されている。
【００８０】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【００８１】次に、図９に示す工程において、シリコン
基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融
点金属膜をスパッタリング法等により形成し、３５０〜
６００℃の高温処理により、シリコン基板１０の露出面
や、ゲート電極５１、５２および５３の露出面と高融点
金属膜との接触部分にシリサイド膜を形成する。その
後、シリサイド化されずに残った高融点金属膜を除去
し、さらに熱処理を行うことで、コバルトシリサイド膜
（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳ
トランジスタ１００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ１００Ｂが得られる。
基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融
点金属膜をスパッタリング法等により形成し、３５０〜
６００℃の高温処理により、シリコン基板１０の露出面
や、ゲート電極５１、５２および５３の露出面と高融点
金属膜との接触部分にシリサイド膜を形成する。その
後、シリサイド化されずに残った高融点金属膜を除去
し、さらに熱処理を行うことで、コバルトシリサイド膜
（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳ
トランジスタ１００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ１００Ｂが得られる。
【００８２】＜Ａ−２．装置構成＞図９において、埋め
込みチャネル型のＰＭＯＳトランジスタは高電圧対応の
ＣＭＯＳトランジスタ１００Ｂにおいてのみ配設され、
低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ領域
ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジ
スタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおいて
は、表面チャネル型のＰＭＯＳトランジスタが形成され
ている。
込みチャネル型のＰＭＯＳトランジスタは高電圧対応の
ＣＭＯＳトランジスタ１００Ｂにおいてのみ配設され、
低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ領域
ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジ
スタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおいて
は、表面チャネル型のＰＭＯＳトランジスタが形成され
ている。
【００８３】＜Ａ−３．作用効果＞チャネル構造を埋め
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ１００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ１００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
【００８４】また、高電圧対応のＰＭＯＳトランジスタ
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
【００８５】また、高電圧対応のＰＭＯＳトランジスタ
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
【００８６】また、高電圧対応のＰＭＯＳトランジスタ
のゲート電極がＮ型不純物を高濃度に含むので、当該ゲ
ート電極の電気抵抗を低下させることができる。
のゲート電極がＮ型不純物を高濃度に含むので、当該ゲ
ート電極の電気抵抗を低下させることができる。
【００８７】また、全てのＭＯＳトランジスタのゲート
電極への不純物導入は、図２および図３を用いて説明し
たように、ゲート電極成形前に行うので、ソース・ドレ
イン層形成時の不純物の導入と独立して行うことがで
き、不純物導入量の制御が容易である。また、ゲート電
極が、非単結晶シリコンと金属膜あるいはシリサイド膜
との多層膜で構成される場合は、ソース・ドレイン層形
成時の不純物導入と併せての不純物導入ができないの
で、本実施の形態の製造方法が有効となる。
電極への不純物導入は、図２および図３を用いて説明し
たように、ゲート電極成形前に行うので、ソース・ドレ
イン層形成時の不純物の導入と独立して行うことがで
き、不純物導入量の制御が容易である。また、ゲート電
極が、非単結晶シリコンと金属膜あるいはシリサイド膜
との多層膜で構成される場合は、ソース・ドレイン層形
成時の不純物導入と併せての不純物導入ができないの
で、本実施の形態の製造方法が有効となる。
【００８８】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造方法＞本発明に係る実施の形態２の半導
体装置の製造方法として、図１０〜図１３を用いて、Ｃ
ＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジス
タ２００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ１００
Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの
構成は、最終工程を説明する図１３において示される。
なお、図１〜図９を用いて説明した低電圧対応のＣＭＯ
Ｓトランジスタ１００Ａおよび高電圧対応のＣＭＯＳト
ランジスタ１００Ｂの製造方法と同じ構成については同
じ符号を付し、重複する説明は省略する。
体装置の製造方法として、図１０〜図１３を用いて、Ｃ
ＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジス
タ２００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ１００
Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの
構成は、最終工程を説明する図１３において示される。
なお、図１〜図９を用いて説明した低電圧対応のＣＭＯ
Ｓトランジスタ１００Ａおよび高電圧対応のＣＭＯＳト
ランジスタ１００Ｂの製造方法と同じ構成については同
じ符号を付し、重複する説明は省略する。
【００８９】まず、図１および図２を用いて説明した工
程を経て、図１０に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
程を経て、図１０に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
【００９０】そして、ゲート絶縁膜４１および４２の上
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
【００９１】そして、図１０に示す工程において、写真
製版によるパターニングにより、低電圧ＰＭＯＳ領域Ｌ
ＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭ
ＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電
圧ＰＭＯＳ領域ＨＰＲに、リン（Ｐ）等のＮ型不純物を
イオン注入して、Ｎ型の非単結晶シリコン膜５０Ｃを形
成する。このときのイオン注入条件は、注入エネルギー
５ｋｅＶ〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０
16／ｃｍ2である。
製版によるパターニングにより、低電圧ＰＭＯＳ領域Ｌ
ＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭ
ＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電
圧ＰＭＯＳ領域ＨＰＲに、リン（Ｐ）等のＮ型不純物を
イオン注入して、Ｎ型の非単結晶シリコン膜５０Ｃを形
成する。このときのイオン注入条件は、注入エネルギー
５ｋｅＶ〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０
16／ｃｍ2である。
【００９２】レジストマスクＲ２１を除去した後、図１
１に示すように、非単結晶シリコン膜５０Ａおよび非単
結晶シリコン膜５０Ｃを写真製版によりパターニングす
ることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート
電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲー
ト電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成す
る。
１に示すように、非単結晶シリコン膜５０Ａおよび非単
結晶シリコン膜５０Ｃを写真製版によりパターニングす
ることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート
電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲー
ト電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成す
る。
【００９３】以後、図４〜図６を用いて説明した工程を
経て、エクステンション層６１〜６４を形成し、ゲート
電極５４、５５および５６の側壁を保護するための側壁
保護膜（サイドウォール絶縁膜）７０を形成する。
経て、エクステンション層６１〜６４を形成し、ゲート
電極５４、５５および５６の側壁を保護するための側壁
保護膜（サイドウォール絶縁膜）７０を形成する。
【００９４】そして、図１２に示す工程において写真製
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ２２で覆い、また、ゲート
電極５５および側壁保護膜７０を注入マスクとして、低
電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型不
純物を比較的高濃度にイオン注入し、シリコン基板１０
の表面内に１対のソース・ドレイン層８２を形成する。
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部以外をレジストマスクＲ２２で覆い、また、ゲート
電極５５および側壁保護膜７０を注入マスクとして、低
電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型不
純物を比較的高濃度にイオン注入し、シリコン基板１０
の表面内に１対のソース・ドレイン層８２を形成する。
【００９５】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【００９６】なお、この際に、ノンドープのゲート電極
５５にはソース・ドレイン層８２と同じＰ型不純物が導
入され、ゲート電極５５とシリコン基板１０との仕事関
数差を小さくでき、しきい値電圧を下げることができ
る。
５５にはソース・ドレイン層８２と同じＰ型不純物が導
入され、ゲート電極５５とシリコン基板１０との仕事関
数差を小さくでき、しきい値電圧を下げることができ
る。
【００９７】以後、図８を用いて説明した工程を経て、
ソース・ドレイン層８１、８３、８４を形成する。な
お、ソース・ドレイン層８４の形成に際しては、高電圧
ＰＭＯＳ領域ＨＰＲのゲート電極５６にＰ型不純物が導
入されるが、高電圧ＰＭＯＳ領域ＨＰＲにおいては、ゲ
ート電極５６をＮ型に保つことが望ましいので、図１０
に示す工程でＮ型不純物のドーズ量を４×１０15／ｃｍ
2以上とした場合には、ソース・ドレイン層８４の形成
においては、Ｐ型不純物のドーズ量を４×１０15ｃｍ2
以下とする。なお、Ｐ（リン）の方が、Ｂ（ボロン）よ
りも活性化しやすいので、ドーズ量が同じ場合にはＮ型
となる。
ソース・ドレイン層８１、８３、８４を形成する。な
お、ソース・ドレイン層８４の形成に際しては、高電圧
ＰＭＯＳ領域ＨＰＲのゲート電極５６にＰ型不純物が導
入されるが、高電圧ＰＭＯＳ領域ＨＰＲにおいては、ゲ
ート電極５６をＮ型に保つことが望ましいので、図１０
に示す工程でＮ型不純物のドーズ量を４×１０15／ｃｍ
2以上とした場合には、ソース・ドレイン層８４の形成
においては、Ｐ型不純物のドーズ量を４×１０15ｃｍ2
以下とする。なお、Ｐ（リン）の方が、Ｂ（ボロン）よ
りも活性化しやすいので、ドーズ量が同じ場合にはＮ型
となる。
【００９８】なお、ソース・ドレイン層の形成後に、熱
処理を加えることで、イオン注入による損傷を回復する
ことができる。
処理を加えることで、イオン注入による損傷を回復する
ことができる。
【００９９】次に、図１３に示す工程において、シリコ
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５４、５５および５６の露出面と高融
点金属膜との接触部分にシリサイド膜を形成する。その
後、シリサイド化されずに残った高融点金属膜を除去
し、さらに熱処理を行うことで、コバルトシリサイド膜
（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳ
トランジスタ２００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ２００Ｂが得られる。
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面や、ゲート電極５４、５５および５６の露出面と高融
点金属膜との接触部分にシリサイド膜を形成する。その
後、シリサイド化されずに残った高融点金属膜を除去
し、さらに熱処理を行うことで、コバルトシリサイド膜
（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳ
トランジスタ２００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ２００Ｂが得られる。
【０１００】＜Ｂ−２．装置構成＞図１３において、埋
め込みチャネル型のＰＭＯＳトランジスタは高電圧対応
のＣＭＯＳトランジスタ２００Ｂにおいてのみ配設さ
れ、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ
領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトラ
ンジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおい
ては、表面チャネル型のＰＭＯＳトランジスタが形成さ
れている。
め込みチャネル型のＰＭＯＳトランジスタは高電圧対応
のＣＭＯＳトランジスタ２００Ｂにおいてのみ配設さ
れ、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ
領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトラ
ンジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおい
ては、表面チャネル型のＰＭＯＳトランジスタが形成さ
れている。
【０１０１】＜Ｂ−３．作用効果＞チャネル構造を埋め
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
【０１０２】また、高電圧対応のＰＭＯＳトランジスタ
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
【０１０３】また、高電圧対応のＰＭＯＳトランジスタ
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
【０１０４】また、低電圧対応のＰＭＯＳトランジスタ
以外のゲート電極への不純物導入は、図１０を用いて説
明したように、ゲート電極成形前に行うので、ソース・
ドレイン層形成時の不純物の導入と独立して行うことが
でき、不純物導入量の制御が容易である。
以外のゲート電極への不純物導入は、図１０を用いて説
明したように、ゲート電極成形前に行うので、ソース・
ドレイン層形成時の不純物の導入と独立して行うことが
でき、不純物導入量の制御が容易である。
【０１０５】＜Ｂ−４．変形例＞図１０を用いて説明し
た不純物注入によるＮ型の非単結晶シリコン膜５０Ｃの
形成に際しては、窒素（Ｎ）を、例えば、注入エネルギ
ー３〜２０ｋｅＶ、ドーズ量１×１０15〜４×１０15／
ｃｍ2の条件で注入することで、ソース・ドレイン層８
４の形成時に導入されるＰ型不純物（ここではボロン）
の拡散を防止して、ゲート電極５６をＮ型に保つことが
できる。
た不純物注入によるＮ型の非単結晶シリコン膜５０Ｃの
形成に際しては、窒素（Ｎ）を、例えば、注入エネルギ
ー３〜２０ｋｅＶ、ドーズ量１×１０15〜４×１０15／
ｃｍ2の条件で注入することで、ソース・ドレイン層８
４の形成時に導入されるＰ型不純物（ここではボロン）
の拡散を防止して、ゲート電極５６をＮ型に保つことが
できる。
【０１０６】なお、窒素の注入条件は、ソース・ドレイ
ン層８４の形成時に導入されるＰ型不純物よりも深く、
ゲート絶縁膜には達しない深さであって、望ましくはＰ
型不純物層が近接して存在するような位置に窒素層が形
成される条件であれば良い。
ン層８４の形成時に導入されるＰ型不純物よりも深く、
ゲート絶縁膜には達しない深さであって、望ましくはＰ
型不純物層が近接して存在するような位置に窒素層が形
成される条件であれば良い。
【０１０７】また、窒素を導入することで、ＮＭＯＳト
ランジスタの信頼性や駆動能力を向上できる。
ランジスタの信頼性や駆動能力を向上できる。
【０１０８】＜Ｃ．実施の形態３＞ ＜Ｃ−１．製造方法＞本発明に係る実施の形態３の半導
体装置の製造方法として、図１４〜図２１を用いて、Ｃ
ＭＯＳトランジスタ３００ＡおよびＣＭＯＳトランジス
タ３００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ３００
Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂの
構成は、最終工程を説明する図２１において示される。
なお、図１〜図９を用いて説明した低電圧対応のＣＭＯ
Ｓトランジスタ１００Ａおよび高電圧対応のＣＭＯＳト
ランジスタ１００Ｂの製造方法と同じ構成については同
じ符号を付し、重複する説明は省略する。
体装置の製造方法として、図１４〜図２１を用いて、Ｃ
ＭＯＳトランジスタ３００ＡおよびＣＭＯＳトランジス
タ３００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ３００
Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂの
構成は、最終工程を説明する図２１において示される。
なお、図１〜図９を用いて説明した低電圧対応のＣＭＯ
Ｓトランジスタ１００Ａおよび高電圧対応のＣＭＯＳト
ランジスタ１００Ｂの製造方法と同じ構成については同
じ符号を付し、重複する説明は省略する。
【０１０９】まず、図１および図２を用いて説明した工
程を経て、図１４に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
程を経て、図１４に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
【０１１０】そして、ゲート絶縁膜４１および４２の上
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
【０１１１】次に、図１４に示す工程において、写真製
版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰ
Ｒ上部のみレジストマスクＲ３１で覆い、低電圧ＮＭＯ
Ｓ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注入
して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。こ
のときのイオン注入条件は、注入エネルギー５ｋｅＶ〜
３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ2
である。
版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰ
Ｒ上部のみレジストマスクＲ３１で覆い、低電圧ＮＭＯ
Ｓ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注入
して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。こ
のときのイオン注入条件は、注入エネルギー５ｋｅＶ〜
３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ2
である。
【０１１２】レジストマスクＲ３１を除去した後、図１
５に示す工程において、写真製版によるパターニングに
より、低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマ
スクＲ３２で覆い、低電圧ＰＭＯＳ領域ＬＰＲ上の非単
結晶シリコン膜５０ＡにＢあるいはＢＦ2等のＰ型不純
物をイオン注入して、Ｐ型の非単結晶シリコン膜５０Ｄ
を形成する。
５に示す工程において、写真製版によるパターニングに
より、低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマ
スクＲ３２で覆い、低電圧ＰＭＯＳ領域ＬＰＲ上の非単
結晶シリコン膜５０ＡにＢあるいはＢＦ2等のＰ型不純
物をイオン注入して、Ｐ型の非単結晶シリコン膜５０Ｄ
を形成する。
【０１１３】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【０１１４】レジストマスクＲ３２を除去した後、図１
６に示す工程において、非単結晶シリコン膜５０Ｃおよ
び非単結晶シリコン膜５０Ｄ上の全面を覆うようにコバ
ルト（Ｃｏ）等の高融点金属膜をスパッタリング法等に
より形成し、３５０〜６００℃の高温処理により、シリ
サイド膜を形成する。その後、シリサイド化されずに残
った高融点金属膜を除去し、さらに熱処理を行うこと
で、コバルトシリサイド膜（ＣｏＳｉ2）９１を形成す
る。
６に示す工程において、非単結晶シリコン膜５０Ｃおよ
び非単結晶シリコン膜５０Ｄ上の全面を覆うようにコバ
ルト（Ｃｏ）等の高融点金属膜をスパッタリング法等に
より形成し、３５０〜６００℃の高温処理により、シリ
サイド膜を形成する。その後、シリサイド化されずに残
った高融点金属膜を除去し、さらに熱処理を行うこと
で、コバルトシリサイド膜（ＣｏＳｉ2）９１を形成す
る。
【０１１５】そして、コバルトシリサイド膜９１の全面
に、シリコン窒化膜ＳＮを形成する。シリコン窒化膜Ｓ
Ｎは、コバルトシリサイド膜９１の保護膜として機能す
る。
に、シリコン窒化膜ＳＮを形成する。シリコン窒化膜Ｓ
Ｎは、コバルトシリサイド膜９１の保護膜として機能す
る。
【０１１６】次に、図１７に示す工程において、非単結
晶シリコン膜５０Ｃおよび非単結晶シリコン膜５０Ｄと
ともにコバルトシリサイド膜９１およびシリコン窒化膜
ＳＮを写真製版によりパターニングすることで、低電圧
ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５４を、低電
圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５７を、高
電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒにおいてはゲート電極５６を形成する。なお、全ての
ゲート電極の上部にはコバルトシリサイド膜９１および
シリコン窒化膜ＳＮが残る。
晶シリコン膜５０Ｃおよび非単結晶シリコン膜５０Ｄと
ともにコバルトシリサイド膜９１およびシリコン窒化膜
ＳＮを写真製版によりパターニングすることで、低電圧
ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５４を、低電
圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５７を、高
電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒにおいてはゲート電極５６を形成する。なお、全ての
ゲート電極の上部にはコバルトシリサイド膜９１および
シリコン窒化膜ＳＮが残る。
【０１１７】以後、図４〜図６を用いて説明した工程を
経て、エクステンション層６１〜６４を形成し、ゲート
電極５４、５７および５６の側壁を保護するための側壁
保護膜（サイドウォール絶縁膜）７０を形成する。この
際、側壁保護膜７０はコバルトシリサイド膜９１および
シリコン窒化膜ＳＮの側面にも形成される。
経て、エクステンション層６１〜６４を形成し、ゲート
電極５４、５７および５６の側壁を保護するための側壁
保護膜（サイドウォール絶縁膜）７０を形成する。この
際、側壁保護膜７０はコバルトシリサイド膜９１および
シリコン窒化膜ＳＮの側面にも形成される。
【０１１８】次に、図１８に示す工程において写真製版
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３３で覆い、また、ゲート電
極５７、コバルトシリサイド膜９１、シリコン窒化膜Ｓ
Ｎの積層体および側壁保護膜７０を注入マスクとして、
低電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型
不純物を比較的高濃度にイオン注入し、シリコン基板１
０の表面内に１対のソース・ドレイン層８２を形成す
る。
によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上
部以外をレジストマスクＲ３３で覆い、また、ゲート電
極５７、コバルトシリサイド膜９１、シリコン窒化膜Ｓ
Ｎの積層体および側壁保護膜７０を注入マスクとして、
低電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型
不純物を比較的高濃度にイオン注入し、シリコン基板１
０の表面内に１対のソース・ドレイン層８２を形成す
る。
【０１１９】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【０１２０】同様の工程により、他の領域にもソース・
ドレイン層を形成する。なお、ソース・ドレイン層の形
成後に、熱処理を加えることで、イオン注入による損傷
を回復することができる。
ドレイン層を形成する。なお、ソース・ドレイン層の形
成後に、熱処理を加えることで、イオン注入による損傷
を回復することができる。
【０１２１】図１９は、各領域にソース・ドレイン層を
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入
エネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０
15〜６×１０15／ｃｍ2）に導入して、１対のソース・
ドレイン層８１および８３が形成され、高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｂあるい
はＢＦ2等のＰ型不純物を比較的低濃度に導入して、１
対のソース・ドレイン層８４が形成されている。
形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲ
および高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の
表面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入
エネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０
15〜６×１０15／ｃｍ2）に導入して、１対のソース・
ドレイン層８１および８３が形成され、高電圧ＰＭＯＳ
領域ＨＰＲのシリコン基板１０の表面内には、Ｂあるい
はＢＦ2等のＰ型不純物を比較的低濃度に導入して、１
対のソース・ドレイン層８４が形成されている。
【０１２２】このときのイオン注入条件は、Ｂの場合
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、
注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１
０15〜１×１０16／ｃｍ2である。
【０１２３】次に、図２０に示す工程において、シリコ
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面と高融点金属膜との接触部分にシリサイド膜を形成す
る。なお、コバルトシリサイド膜９１の上部にはシリコ
ン窒化膜ＳＮが形成されているので、さらにシリサイド
膜が形成されることが防止される。
ン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法等により形成し、３５０
〜６００℃の高温処理により、シリコン基板１０の露出
面と高融点金属膜との接触部分にシリサイド膜を形成す
る。なお、コバルトシリサイド膜９１の上部にはシリコ
ン窒化膜ＳＮが形成されているので、さらにシリサイド
膜が形成されることが防止される。
【０１２４】その後、シリサイド化されずに残った高融
点金属膜を除去し、さらに熱処理を行うことで、コバル
トシリサイド膜（ＣｏＳｉ2）９０を形成する。
点金属膜を除去し、さらに熱処理を行うことで、コバル
トシリサイド膜（ＣｏＳｉ2）９０を形成する。
【０１２５】最後に、各ゲート電極上のシリコン窒化膜
ＳＮをエッチングにより除去することで、図２１に示
す、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび
高電圧対応のＣＭＯＳトランジスタ３００Ｂが得られ
る。なお、各ゲート電極上のシリコン窒化膜ＳＮを除去
せずに残し、図２０の構成をＣＭＯＳトランジスタ３０
０Ａおよび３００Ｂとしても良い。
ＳＮをエッチングにより除去することで、図２１に示
す、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび
高電圧対応のＣＭＯＳトランジスタ３００Ｂが得られ
る。なお、各ゲート電極上のシリコン窒化膜ＳＮを除去
せずに残し、図２０の構成をＣＭＯＳトランジスタ３０
０Ａおよび３００Ｂとしても良い。
【０１２６】＜Ｃ−２．装置構成＞図２１において、埋
め込みチャネル型のＰＭＯＳトランジスタは高電圧対応
のＣＭＯＳトランジスタ３００Ｂにおいてのみ配設さ
れ、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ
領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトラ
ンジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおい
ては、表面チャネル型のＰＭＯＳトランジスタが形成さ
れている。
め込みチャネル型のＰＭＯＳトランジスタは高電圧対応
のＣＭＯＳトランジスタ３００Ｂにおいてのみ配設さ
れ、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ
領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトラ
ンジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおい
ては、表面チャネル型のＰＭＯＳトランジスタが形成さ
れている。
【０１２７】＜Ｃ−３．作用効果＞チャネル構造を埋め
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ３００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
込みチャネル型とすることで、チャネルに印加される電
界が緩和され、キャリアの移動度が向上する。その結
果、高電圧対応のＣＭＯＳトランジスタ３００Ｂにおい
て、ＰＭＯＳトランジスタを埋め込みチャネル型とする
ことで、表面チャネル型よりもドレイン電流を向上でき
る。
【０１２８】また、高電圧対応のＰＭＯＳトランジスタ
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
以外は、表面チャネル型であるので、ホットキャリアス
トレス下での信頼性や、バイアス−温度ストレス下での
信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対
応のＣＭＯＳトランジスタにおいては電界も弱く、信頼
性低下の問題も起こりにくい。
【０１２９】また、高電圧対応のＰＭＯＳトランジスタ
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
のみを埋め込みチャネル型とするので、半導体装置の微
細化を促進できる。
【０１３０】また、低電圧対応のＰＭＯＳトランジスタ
以外のゲート電極への不純物導入は、図１４および図１
５を用いて説明したように、ゲート電極成形前に行うの
で、ソース・ドレイン層形成時の不純物の導入と独立し
て行うことができ、不純物導入量の制御が容易である。
以外のゲート電極への不純物導入は、図１４および図１
５を用いて説明したように、ゲート電極成形前に行うの
で、ソース・ドレイン層形成時の不純物の導入と独立し
て行うことができ、不純物導入量の制御が容易である。
【０１３１】＜Ｄ．実施の形態４＞ ＜Ｄ−１．製造方法＞本発明に係る実施の形態４の半導
体装置の製造方法として、図２２〜図２６を用いて、Ｃ
ＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジス
タ２００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ２００
Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂの
構成は、図１３において示したものと同一である。ま
た、図１〜図９を用いて説明した低電圧対応のＣＭＯＳ
トランジスタ１００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ１００Ｂの製造方法と同じ構成については同じ
符号を付し、重複する説明は省略する。
体装置の製造方法として、図２２〜図２６を用いて、Ｃ
ＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジス
タ２００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ２００
Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂの
構成は、図１３において示したものと同一である。ま
た、図１〜図９を用いて説明した低電圧対応のＣＭＯＳ
トランジスタ１００Ａおよび高電圧対応のＣＭＯＳトラ
ンジスタ１００Ｂの製造方法と同じ構成については同じ
符号を付し、重複する説明は省略する。
【０１３２】まず、図１および図２を用いて説明した工
程を経て、図２２に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
程を経て、図２２に示すように、シリコン基板１０上の
低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域Ｌ
ＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭ
ＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面
にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰ
Ｒにおけるシリコン基板１０の表面内に、低濃度不純物
層３０を形成する。
【０１３３】そして、ゲート絶縁膜４１および４２の上
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成
する。この非単結晶シリコン膜５０Ａは不純物を含んで
いない。
【０１３４】そして、図２２に示す工程において、写真
製版によるパターニングにより、低電圧ＰＭＯＳ領域Ｌ
ＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭ
ＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電
圧ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注
入して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。
このときのイオン注入条件は、注入エネルギー５ｋｅＶ
〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ
2である。
製版によるパターニングにより、低電圧ＰＭＯＳ領域Ｌ
ＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭ
ＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電
圧ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注
入して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。
このときのイオン注入条件は、注入エネルギー５ｋｅＶ
〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ
2である。
【０１３５】レジストマスクＲ２１を除去した後、図２
３に示すように、非単結晶シリコン膜５０Ａおよび非単
結晶シリコン膜５０Ｃを写真製版によりパターニングす
ることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート
電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲー
ト電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成す
る。
３に示すように、非単結晶シリコン膜５０Ａおよび非単
結晶シリコン膜５０Ｃを写真製版によりパターニングす
ることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート
電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲー
ト電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成す
る。
【０１３６】次に、図２４に示す工程において、写真製
版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ
上部以外をレジストマスクＲ４１で覆い、また、ゲート
電極５６を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮ
Ｒにおけるシリコン基板１０の表面内に、ＡｓおよびＰ
（両方の場合もあり）等のＮ型不純物をイオン注入によ
り比較的低濃度（Ｎ-）に導入して、１対のエクステン
ション層６３を形成する。このときのイオン注入条件
は、Ａｓの場合は、注入エネルギー１０ｋｅＶ〜２００
ｋｅＶ、ドーズ量５×１０11〜５×１０14／ｃｍ2であ
り、Ｐの場合は、注入エネルギー１０ｋｅＶ〜５０ｋｅ
Ｖ、ドーズ量５×１０11〜５×１０14／ｃｍ2である。
版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ
上部以外をレジストマスクＲ４１で覆い、また、ゲート
電極５６を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮ
Ｒにおけるシリコン基板１０の表面内に、ＡｓおよびＰ
（両方の場合もあり）等のＮ型不純物をイオン注入によ
り比較的低濃度（Ｎ-）に導入して、１対のエクステン
ション層６３を形成する。このときのイオン注入条件
は、Ａｓの場合は、注入エネルギー１０ｋｅＶ〜２００
ｋｅＶ、ドーズ量５×１０11〜５×１０14／ｃｍ2であ
り、Ｐの場合は、注入エネルギー１０ｋｅＶ〜５０ｋｅ
Ｖ、ドーズ量５×１０11〜５×１０14／ｃｍ2である。
【０１３７】次に、図２５に示す工程において、写真製
版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ
上部以外をレジストマスクＲ４２で覆い、また、ゲート
電極５４を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮ
Ｒにおけるシリコン基板１０の表面内に、Ａｓ等のＮ型
不純物をイオン注入により比較的低濃度（Ｎ-）に導入
して、１対のエクステンション層６１を形成する。この
ときのイオン注入条件は、注入エネルギー０．２ｋｅＶ
〜１０ｋｅＶ、ドーズ量１×１０14〜２×１０ 15／ｃｍ
2である。
版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ
上部以外をレジストマスクＲ４２で覆い、また、ゲート
電極５４を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮ
Ｒにおけるシリコン基板１０の表面内に、Ａｓ等のＮ型
不純物をイオン注入により比較的低濃度（Ｎ-）に導入
して、１対のエクステンション層６１を形成する。この
ときのイオン注入条件は、注入エネルギー０．２ｋｅＶ
〜１０ｋｅＶ、ドーズ量１×１０14〜２×１０ 15／ｃｍ
2である。
【０１３８】次に、図２６に示す工程において、写真製
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジス
トマスクＲ４３で覆い、また、ゲート電極５５および５
６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲおよ
び高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０
の表面内に、ＢあるいはＢＦ2等のＰ型不純物をイオン
注入により比較的低濃度（Ｐ-）に導入して、１対のエ
クステンション層６２および６４をそれぞれ形成する。
このときのイオン注入条件は、Ｂの場合は、注入エネル
ギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×
１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー
５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０
16／ｃｍ 2である。
版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ
上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジス
トマスクＲ４３で覆い、また、ゲート電極５５および５
６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲおよ
び高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０
の表面内に、ＢあるいはＢＦ2等のＰ型不純物をイオン
注入により比較的低濃度（Ｐ-）に導入して、１対のエ
クステンション層６２および６４をそれぞれ形成する。
このときのイオン注入条件は、Ｂの場合は、注入エネル
ギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×
１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー
５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０
16／ｃｍ 2である。
【０１３９】以下、図１２および図１３を用いて説明し
た工程を経て、図１３に示す低電圧対応のＣＭＯＳトラ
ンジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジ
スタ２００Ｂを得る。
た工程を経て、図１３に示す低電圧対応のＣＭＯＳトラ
ンジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジ
スタ２００Ｂを得る。
【０１４０】＜Ｄ−２．作用効果＞本実施の形態の製造
方法によれば、図２６に示すように、ゲート電極５５お
よび５６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰ
Ｒおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基
板１０の表面内に、エクステンション層６２および６４
を同時に形成するので、エクステンション層形成のため
のプロセスを削減できる。
方法によれば、図２６に示すように、ゲート電極５５お
よび５６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰ
Ｒおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基
板１０の表面内に、エクステンション層６２および６４
を同時に形成するので、エクステンション層形成のため
のプロセスを削減できる。
【０１４１】すなわち、高電圧ＰＭＯＳ領域ＨＰＲにお
いては、埋め込みチャネル型のＰＭＯＳトランジスタを
形成するので、チャネル形成位置がゲート絶縁膜の直下
ではなく、低濃度不純物層３０の下部となるので、ゲー
ト絶縁膜から離れた位置となるので、実効電界が表面チ
ャネル型よりも小さくなる。
いては、埋め込みチャネル型のＰＭＯＳトランジスタを
形成するので、チャネル形成位置がゲート絶縁膜の直下
ではなく、低濃度不純物層３０の下部となるので、ゲー
ト絶縁膜から離れた位置となるので、実効電界が表面チ
ャネル型よりも小さくなる。
【０１４２】その結果、キャリアのゲート絶縁膜への流
入確率がかなり低くなり、ドレイン電界が強くても信頼
性は低下しなくなる。従って、低電圧対応のＰＭＯＳト
ランジスタと同じ条件でエクステンション層を形成して
も、ホットキャリア耐性や、ＮＢＴＩ耐性が損なわれる
ことがないので、エクステンション層６２および６４を
同時に形成するという工程を採用できる。
入確率がかなり低くなり、ドレイン電界が強くても信頼
性は低下しなくなる。従って、低電圧対応のＰＭＯＳト
ランジスタと同じ条件でエクステンション層を形成して
も、ホットキャリア耐性や、ＮＢＴＩ耐性が損なわれる
ことがないので、エクステンション層６２および６４を
同時に形成するという工程を採用できる。
【０１４３】なお、図３９〜図４７を用いて説明した従
来の製造方法では、全てのＭＯＳトランジスタが表面チ
ャネル型であったので、各ＭＯＳトランジスタの個々
に、エクステンション層を形成する必要があったので、
４種類のＭＯＳトランジスタの形成のためには４回のエ
クステンション層形成プロセスが必要であったが、本実
施の形態の製造方法によれば、３回の工程で済むので工
程を３／４に削減したことになる。
来の製造方法では、全てのＭＯＳトランジスタが表面チ
ャネル型であったので、各ＭＯＳトランジスタの個々
に、エクステンション層を形成する必要があったので、
４種類のＭＯＳトランジスタの形成のためには４回のエ
クステンション層形成プロセスが必要であったが、本実
施の形態の製造方法によれば、３回の工程で済むので工
程を３／４に削減したことになる。
【０１４４】なお、本実施の形態の製造方法は、ＣＭＯ
Ｓトランジスタ２００ＡおよびＣＭＯＳトランジスタ２
００Ｂを有する半導体装置の製造方法に適用した例を示
したが、ＣＭＯＳトランジスタ１００ＡおよびＣＭＯＳ
トランジスタ１００Ｂを有する半導体装置の製造方法、
またＣＭＯＳトランジスタ３００ＡおよびＣＭＯＳトラ
ンジスタ３００Ｂを有する半導体装置の製造方法に適用
しても良いことは言うまでもない。
Ｓトランジスタ２００ＡおよびＣＭＯＳトランジスタ２
００Ｂを有する半導体装置の製造方法に適用した例を示
したが、ＣＭＯＳトランジスタ１００ＡおよびＣＭＯＳ
トランジスタ１００Ｂを有する半導体装置の製造方法、
またＣＭＯＳトランジスタ３００ＡおよびＣＭＯＳトラ
ンジスタ３００Ｂを有する半導体装置の製造方法に適用
しても良いことは言うまでもない。
【０１４５】＜Ｅ．実施の形態５＞ ＜Ｅ−１．製造方法＞本発明に係る実施の形態５の半導
体装置の製造方法として、図２７〜図２９を用いて、Ｃ
ＭＯＳトランジスタ４００ＡおよびＣＭＯＳトランジス
タ４００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ４００
Ａおよび高電圧対応のＣＭＯＳトランジスタ４００Ｂの
構成は、最終工程を説明する図３０において示される。
体装置の製造方法として、図２７〜図２９を用いて、Ｃ
ＭＯＳトランジスタ４００ＡおよびＣＭＯＳトランジス
タ４００Ｂを有する半導体装置の製造方法について説明
する。なお、低電圧対応のＣＭＯＳトランジスタ４００
Ａおよび高電圧対応のＣＭＯＳトランジスタ４００Ｂの
構成は、最終工程を説明する図３０において示される。
【０１４６】また、本実施の形態の製造方法は、図２２
〜図２６を用いて説明した実施の形態３の製造方法と同
じ構成については同じ符号を付し、重複する説明は省略
する。
〜図２６を用いて説明した実施の形態３の製造方法と同
じ構成については同じ符号を付し、重複する説明は省略
する。
【０１４７】すなわち、図２２〜図２５を用いて説明し
た工程を経て、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧
ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１０の表面内
に、それぞれエクステンション層６１および６３を形成
した後、図２７に示す工程において、写真製版によるパ
ターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外を
レジストマスクＲ５１で覆い、また、ゲート電極５５を
注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにおける
シリコン基板１０の表面内に、ＢあるいはＢＦ 2等のＰ
型不純物をイオン注入により比較的低濃度（Ｐ-）に導
入して、１対のエクステンション層６２を形成する。こ
のときのイオン注入条件は、Ｂの場合は、注入エネルギ
ー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１
０16／ｃｍ 2であり、ＢＦ2の場合は、注入エネルギー５
ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16
／ｃｍ2である。
た工程を経て、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧
ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１０の表面内
に、それぞれエクステンション層６１および６３を形成
した後、図２７に示す工程において、写真製版によるパ
ターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外を
レジストマスクＲ５１で覆い、また、ゲート電極５５を
注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにおける
シリコン基板１０の表面内に、ＢあるいはＢＦ 2等のＰ
型不純物をイオン注入により比較的低濃度（Ｐ-）に導
入して、１対のエクステンション層６２を形成する。こ
のときのイオン注入条件は、Ｂの場合は、注入エネルギ
ー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１
０16／ｃｍ 2であり、ＢＦ2の場合は、注入エネルギー５
ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16
／ｃｍ2である。
【０１４８】以下、図１２を用いて説明した工程を経
て、図２８に示すように、低電圧ＮＭＯＳ領域ＬＮＲ、
低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲ
および高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板
１０の表面内に、それぞれ１対のソース・ドレイン層８
１、８２、８３および８４を形成する。
て、図２８に示すように、低電圧ＮＭＯＳ領域ＬＮＲ、
低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲ
および高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板
１０の表面内に、それぞれ１対のソース・ドレイン層８
１、８２、８３および８４を形成する。
【０１４９】なお、図２８に示すように、低電圧ＮＭＯ
Ｓ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧
ＮＭＯＳ領域ＨＮＲにおいては、それぞれ１対のエクス
テンション層６１、６２および６３を有しているが、高
電圧ＰＭＯＳ領域ＨＰＲにおいてはエクステンション層
は形成されていない。
Ｓ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧
ＮＭＯＳ領域ＨＮＲにおいては、それぞれ１対のエクス
テンション層６１、６２および６３を有しているが、高
電圧ＰＭＯＳ領域ＨＰＲにおいてはエクステンション層
は形成されていない。
【０１５０】以下、図１３を用いて説明した工程を経
て、図２９に示す低電圧対応のＣＭＯＳトランジスタ４
００Ａおよび高電圧対応のＣＭＯＳトランジスタ４００
Ｂを得る。
て、図２９に示す低電圧対応のＣＭＯＳトランジスタ４
００Ａおよび高電圧対応のＣＭＯＳトランジスタ４００
Ｂを得る。
【０１５１】＜Ｅ−２．装置構成＞図２９に示すよう
に、高電圧対応のＣＭＯＳトランジスタ４００ＢのＰＭ
ＯＳトランジスタは埋め込みチャネル型であり、エクス
テンション層を有さない構成となっている。
に、高電圧対応のＣＭＯＳトランジスタ４００ＢのＰＭ
ＯＳトランジスタは埋め込みチャネル型であり、エクス
テンション層を有さない構成となっている。
【０１５２】＜Ｅ−３．作用効果＞本実施の形態の製造
方法によれば、高電圧対応のＣＭＯＳトランジスタ４０
０ＢのＰＭＯＳトランジスタにはエクステンション層を
形成しないので、エクステンション層形成のためのプロ
セスを削減できる。
方法によれば、高電圧対応のＣＭＯＳトランジスタ４０
０ＢのＰＭＯＳトランジスタにはエクステンション層を
形成しないので、エクステンション層形成のためのプロ
セスを削減できる。
【０１５３】このように、エクステンション層を省略で
きるのはＣＭＯＳトランジスタ４００ＢのＰＭＯＳトラ
ンジスタが埋め込みチャネル型だからである。
きるのはＣＭＯＳトランジスタ４００ＢのＰＭＯＳトラ
ンジスタが埋め込みチャネル型だからである。
【０１５４】すなわち、上記埋め込みチャネル型のＰＭ
ＯＳトランジスタにおいては、図２９に示すように、ｐ
+である１対のソース・ドレイン層８４間を、ｐ-の低濃
度不純物層３０が接続しており、ドレインに電圧を印加
すると、空乏層が低濃度不純物層３０に伸びるため、チ
ャネルが形成されやすく、エクステンション層が存在し
なくても正常にオン動作することができるからである。
ＯＳトランジスタにおいては、図２９に示すように、ｐ
+である１対のソース・ドレイン層８４間を、ｐ-の低濃
度不純物層３０が接続しており、ドレインに電圧を印加
すると、空乏層が低濃度不純物層３０に伸びるため、チ
ャネルが形成されやすく、エクステンション層が存在し
なくても正常にオン動作することができるからである。
【０１５５】なお、図３９〜図４７を用いて説明した従
来の製造方法では、全てのＭＯＳトランジスタが表面チ
ャネル型であったので、各ＭＯＳトランジスタの個々
に、エクステンション層を形成する必要があったので、
４種類のＭＯＳトランジスタの形成のためには４回のエ
クステンション層形成プロセスが必要であったが、本実
施の形態の製造方法によれば、３回の工程で済むので工
程を３／４に削減したことになる。
来の製造方法では、全てのＭＯＳトランジスタが表面チ
ャネル型であったので、各ＭＯＳトランジスタの個々
に、エクステンション層を形成する必要があったので、
４種類のＭＯＳトランジスタの形成のためには４回のエ
クステンション層形成プロセスが必要であったが、本実
施の形態の製造方法によれば、３回の工程で済むので工
程を３／４に削減したことになる。
【０１５６】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第２のＰＭＯＳトランジスタのみが埋め込み
チャネル型のＭＯＳトランジスタであるので、チャネル
に印加される電界が緩和され、キャリアの移動度が向上
してドレイン電流を向上できる。また、動作電圧が低
く、チャネル近傍での電界が弱い第１のＮＭＯＳトラン
ジスタおよび第１のＰＭＯＳトランジスタが表面チャネ
ル型のＭＯＳトランジスタであるので、ホットキャリア
ストレス下での信頼性や、バイアス−温度ストレス下で
の信頼性の低下の問題が起こりにくい。また、微細化の
難しい埋め込みチャネル型を第２のＰＭＯＳトランジス
タのみに適用するので、半導体装置の微細化を促進でき
る。
によれば、第２のＰＭＯＳトランジスタのみが埋め込み
チャネル型のＭＯＳトランジスタであるので、チャネル
に印加される電界が緩和され、キャリアの移動度が向上
してドレイン電流を向上できる。また、動作電圧が低
く、チャネル近傍での電界が弱い第１のＮＭＯＳトラン
ジスタおよび第１のＰＭＯＳトランジスタが表面チャネ
ル型のＭＯＳトランジスタであるので、ホットキャリア
ストレス下での信頼性や、バイアス−温度ストレス下で
の信頼性の低下の問題が起こりにくい。また、微細化の
難しい埋め込みチャネル型を第２のＰＭＯＳトランジス
タのみに適用するので、半導体装置の微細化を促進でき
る。
【０１５７】本発明に係る請求項２記載の半導体装置に
よれば、第２のＰＭＯＳトランジスタのゲート絶縁膜の
直下に配設されたＰ型不純物層の存在により、チャネル
が半導体基板内部に形成され、第２のＰＭＯＳトランジ
スタを確実に埋め込みチャネル型とすることができる。
よれば、第２のＰＭＯＳトランジスタのゲート絶縁膜の
直下に配設されたＰ型不純物層の存在により、チャネル
が半導体基板内部に形成され、第２のＰＭＯＳトランジ
スタを確実に埋め込みチャネル型とすることができる。
【０１５８】本発明に係る請求項３記載の半導体装置に
よれば、１対のＰ型ソース・ドレイン層が、１対のＰ型
エクステンション層を含んでいるので、短チャネル効果
を抑制することができる。
よれば、１対のＰ型ソース・ドレイン層が、１対のＰ型
エクステンション層を含んでいるので、短チャネル効果
を抑制することができる。
【０１５９】本発明に係る請求項４記載の半導体装置に
よれば、第２のＰＭＯＳトランジスタのゲート電極がＮ
型不純物を比較的高濃度に含んでいるので、当該ゲート
電極の電気抵抗を低くすることができる。
よれば、第２のＰＭＯＳトランジスタのゲート電極がＮ
型不純物を比較的高濃度に含んでいるので、当該ゲート
電極の電気抵抗を低くすることができる。
【０１６０】本発明に係る請求項５記載の半導体装置の
製造方法によれば、工程(ｄ)および工程(ｅ)により、ゲ
ート電極のための不純物導入は、ゲート電極成形前に行
うので、ソース・ドレイン層形成時の不純物の導入と独
立して行うことができ、不純物導入量の制御が容易であ
る。また、ゲート電極が、例えば、非単結晶シリコンと
金属膜あるいはシリサイド膜との多層膜で構成される場
合は、ソース・ドレイン層形成時の不純物導入と併せて
の不純物導入ができないので有効な方法となる。
製造方法によれば、工程(ｄ)および工程(ｅ)により、ゲ
ート電極のための不純物導入は、ゲート電極成形前に行
うので、ソース・ドレイン層形成時の不純物の導入と独
立して行うことができ、不純物導入量の制御が容易であ
る。また、ゲート電極が、例えば、非単結晶シリコンと
金属膜あるいはシリサイド膜との多層膜で構成される場
合は、ソース・ドレイン層形成時の不純物導入と併せて
の不純物導入ができないので有効な方法となる。
【０１６１】本発明に係る請求項６記載の半導体装置の
製造方法によれば、少なくとも前記第１のＮＭＯＳトラ
ンジスタ、前記第２のＮＭＯＳトランジスタおよび前記
第２のＰＭＯＳトランジスタのゲート電極への不純物導
入は、工程(ｅ)により、ゲート電極成形前に行うので、
ソース・ドレイン層形成時の不純物の導入と独立して行
うことができ、不純物導入量の制御が容易である。
製造方法によれば、少なくとも前記第１のＮＭＯＳトラ
ンジスタ、前記第２のＮＭＯＳトランジスタおよび前記
第２のＰＭＯＳトランジスタのゲート電極への不純物導
入は、工程(ｅ)により、ゲート電極成形前に行うので、
ソース・ドレイン層形成時の不純物の導入と独立して行
うことができ、不純物導入量の制御が容易である。
【０１６２】本発明に係る請求項７記載の半導体装置の
製造方法によれば、第１のＰＭＯＳトランジスタのゲー
ト電極への不純物導入は、ソース・ドレイン層の形成時
に行うので、製造工程を簡略化できる。
製造方法によれば、第１のＰＭＯＳトランジスタのゲー
ト電極への不純物導入は、ソース・ドレイン層の形成時
に行うので、製造工程を簡略化できる。
【０１６３】本発明に係る請求項８記載の半導体装置の
製造方法によれば、第１のＰＭＯＳトランジスタのゲー
ト電極への不純物導入も、ゲート電極成形前に行うの
で、ソース・ドレイン層形成時の不純物の導入と独立し
て行うことができ、不純物導入量の制御が容易である。
製造方法によれば、第１のＰＭＯＳトランジスタのゲー
ト電極への不純物導入も、ゲート電極成形前に行うの
で、ソース・ドレイン層形成時の不純物の導入と独立し
て行うことができ、不純物導入量の制御が容易である。
【０１６４】本発明に係る請求項９記載の半導体装置の
製造方法によれば、第１の濃度、すなわちゲートに含ま
れる不純物の濃度が、第２の濃度、すなわちソース・ド
レイン層に含まれる不純物の濃度以上であるので、しき
い値電圧を制御することができる。
製造方法によれば、第１の濃度、すなわちゲートに含ま
れる不純物の濃度が、第２の濃度、すなわちソース・ド
レイン層に含まれる不純物の濃度以上であるので、しき
い値電圧を制御することができる。
【０１６５】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、第１のＮＭＯＳ領域、第１のＰＭ
ＯＳ領域、第２のＮＭＯＳ領域および第２のＰＭＯＳ領
域の非単結晶シリコン膜に、Ｎ型不純物だけでなく窒素
も導入するので、ソース・ドレイン層形成時に導入され
るＰ型不純物の拡散を防止して、ゲート電極をＮ型に保
つことができる。
の製造方法によれば、第１のＮＭＯＳ領域、第１のＰＭ
ＯＳ領域、第２のＮＭＯＳ領域および第２のＰＭＯＳ領
域の非単結晶シリコン膜に、Ｎ型不純物だけでなく窒素
も導入するので、ソース・ドレイン層形成時に導入され
るＰ型不純物の拡散を防止して、ゲート電極をＮ型に保
つことができる。
【０１６６】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、第１および第２のＰＭＯＳ領域に
形成された、それぞれのゲート電極を注入マスクとして
使用し、同時にＰ型不純物をイオン注入して、それぞれ
１対のＰ型エクステンション層を形成するので、エクス
テンション層形成のためのプロセスを削減できる。
の製造方法によれば、第１および第２のＰＭＯＳ領域に
形成された、それぞれのゲート電極を注入マスクとして
使用し、同時にＰ型不純物をイオン注入して、それぞれ
１対のＰ型エクステンション層を形成するので、エクス
テンション層形成のためのプロセスを削減できる。
【０１６７】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、第１のＰＭＯＳ領域に形成された
ゲート電極を注入マスクとして使用し、１対のＰ型エク
ステンション層を第１のＰＭＯＳ領域の前記半導体基板
の表面内にのみ形成するので、エクステンション層形成
のためのプロセスを削減できる。
の製造方法によれば、第１のＰＭＯＳ領域に形成された
ゲート電極を注入マスクとして使用し、１対のＰ型エク
ステンション層を第１のＰＭＯＳ領域の前記半導体基板
の表面内にのみ形成するので、エクステンション層形成
のためのプロセスを削減できる。
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１０】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１１】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１３】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１４】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１５】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１６】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１７】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１８】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１９】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２０】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２１】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２２】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２３】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２４】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２５】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２６】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２７】 本発明に係る実施の形態５の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２８】 本発明に係る実施の形態５の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２９】 本発明に係る実施の形態５の半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３０】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３１】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３２】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３３】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３４】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３５】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３６】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３７】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３８】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図３９】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４０】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４１】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４２】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４３】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４４】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４５】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４６】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４７】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４８】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図４９】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図５０】 従来の半導体装置の製造工程を示す断面図
である。
である。
【図５１】 従来の半導体装置の製造工程を示す断面図
である。
である。
５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ 非単結晶シリ
コン膜、５１〜５７ゲート電極、６１〜６４ エクステ
ンション層、８１〜８４ ソース・ドレイン層。
コン膜、５１〜５７ゲート電極、６１〜６４ エクステ
ンション層、８１〜８４ ソース・ドレイン層。
フロントページの続き (72)発明者 太田 和伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 尾田 秀一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA01 AA05 AA07 AC01 AC03 BA01 BB04 BB06 BB07 BB08 BB16 BB18 BC03 BC05 BC06 BC18 BD04 BD05 BE03 BF06 BG12 DA25
Claims (12)
- 【請求項１】 半導体基板の表面内に規定される第１の
ＮＭＯＳ領域および第１のＰＭＯＳ領域に、それぞれ配
設された、第１のＮＭＯＳトランジスタおよび第１のＰ
ＭＯＳトランジスタと、 前記半導体基板の表面内に規定される第２のＮＭＯＳ領
域および第２のＰＭＯＳ領域に、それぞれ配設された、
第２のＮＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタとを備え、 前記第２のＮＭＯＳトランジスタおよび前記第２のＰＭ
ＯＳトランジスタはそれぞれ前記第１のＮＭＯＳトラン
ジスタおよび前記第１のＰＭＯＳトランジスタよりも動
作電圧が高く、 前記第２のＰＭＯＳトランジスタは、前記半導体基板内
部にチャネルが形成される埋め込みチャネル型のＭＯＳ
トランジスタであって、 前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳ
トランジスタおよび前記第２のＮＭＯＳトランジスタ
は、前記半導体基板の表面内にチャネルが形成される表
面チャネル型のＭＯＳトランジスタである、半導体装
置。 - 【請求項２】 前記第２のＰＭＯＳトランジスタは、 前記第２のＰＭＯＳ領域の前記半導体基板の表面上に選
択的に配設されたゲート絶縁膜と、 前記ゲート絶縁膜上に配設されたゲート電極と、 前記ゲート絶縁膜の直下の前記半導体基板の表面内に配
設された比較的低濃度のＰ型不純物層と、 前記ゲート電極の側面外方の前記半導体基板の表面内に
配設され、前記不純物層と接触する１対のＰ型ソース・
ドレイン層とを有する、請求項１記載の半導体装置。 - 【請求項３】 前記１対のＰ型ソース・ドレイン層は、 互いに向かい合う端縁部から、対向するように延在する
１対のＰ型エクステンション層を含む、請求項２記載の
半導体装置。 - 【請求項４】 前記ゲート電極は、Ｎ型不純物を比較的
高濃度に含む、請求項２記載の半導体装置。 - 【請求項５】 (ａ)半導体基板の表面内に、第１のＮＭ
ＯＳトランジスタおよび第１のＰＭＯＳトランジスタを
形成するための第１のＮＭＯＳ領域および第１のＰＭＯ
Ｓ領域を規定し、前記第１のＮＭＯＳトランジスタより
も動作電圧が高い第２のＮＭＯＳトランジスタを形成す
るための第２のＮＭＯＳ領域および、前記第１のＰＭＯ
Ｓトランジスタよりも動作電圧が高い第２のＰＭＯＳト
ランジスタを形成するための第２のＰＭＯＳ領域を規定
する工程と、 (ｂ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域に第１のゲート絶縁膜を形成し、前記第２のＮＭＯ
Ｓ領域および前記第２のＰＭＯＳ領域に前記第１のゲー
ト絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程
と、 (ｃ)第２のＰＭＯＳ領域の前記半導体基板の表面内に比
較的低濃度のＰ型不純物層を形成する工程と、 (ｄ)前記第１および第２のゲート絶縁膜上に、Ｎ型不純
物を比較的高濃度で含む非単結晶シリコン膜を形成する
工程と、 (ｅ)前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜
にのみＰ型不純物を比較的高濃度で導入する工程と、 (ｆ)前記非単結晶シリコン膜をパターニングして、前記
第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前記第
２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域にそれ
ぞれゲート電極を形成する工程と、を備える、半導体装
置の製造方法。 - 【請求項６】 (ａ)半導体基板の表面内に、第１のＮＭ
ＯＳトランジスタおよび第１のＰＭＯＳトランジスタを
形成するための第１のＮＭＯＳ領域および第１のＰＭＯ
Ｓ領域を規定し、前記第１のＮＭＯＳトランジスタより
も動作電圧が高い第２のＮＭＯＳトランジスタを形成す
るための第２のＮＭＯＳ領域および、前記第１のＰＭＯ
Ｓトランジスタよりも動作電圧が高い第２のＰＭＯＳト
ランジスタを形成するための第２のＰＭＯＳ領域を規定
する工程と(ｂ)前記第１のＮＭＯＳ領域および前記第１
のＰＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第
２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記
第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形
成する工程と、 (ｃ)第２のＰＭＯＳ領域の前記半導体基板の表面内に比
較的低濃度のＰ型不純物層を形成する工程と、 (ｄ)前記第１および第２のゲート絶縁膜上に、不純物を
含まない非単結晶シリコン膜を形成する工程と、 (ｅ)前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領
域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ
領域の前記非単結晶シリコン膜にのみ、Ｎ型不純物を比
較的高濃度の第１の濃度で導入する工程と、 (ｆ)前記非単結晶シリコン膜を用いて、前記第１のＮＭ
ＯＳ領域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯ
Ｓ領域および前記第２のＰＭＯＳ領域にそれぞれゲート
電極を形成し、しかも前記第１のＰＭＯＳ領域に形成さ
れるゲート電極に、Ｐ型不純物を比較的高濃度の第２の
濃度で含ませる工程と、を備える半導体装置の製造方
法。 - 【請求項７】 前記工程(ｆ)は、 前記非単結晶シリコン膜をパターニングした後に、 前記第１のＰＭＯＳトランジスタを構成するソース・ド
レイン層の形成時に、前記第１のＰＭＯＳ領域に形成し
た前記ゲート電極に、Ｐ型不純物を前記第２の濃度で導
入する工程を含む、請求項６記載の半導体装置の製造方
法。 - 【請求項８】 前記工程(ｆ)は、 前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜に、
Ｐ型不純物を前記第２の濃度で導入した後、前記非単結
晶シリコン膜をパターニングする工程を含む、請求項６
記載の半導体装置の製造方法。 - 【請求項９】 前記第１の濃度は前記第２の濃度以上で
ある、請求項６記載の半導体装置の製造方法。 - 【請求項１０】 前記工程(ｅ)は、 前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前
記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域の
前記非単結晶シリコン膜に、窒素を導入する工程を含
む、請求項６記載の半導体装置の製造方法。 - 【請求項１１】 (ｇ)前記非単結晶シリコン膜をパター
ニングした後に、不純物のイオン注入により、それぞれ
の前記ゲート電極の側面外方の前記半導体基板の表面内
に１対のエクステンション層を形成する工程をさらに備
え、 前記工程(ｇ)は、 前記第１および第２のＰＭＯＳ領域に形成された、それ
ぞれの前記ゲート電極を注入マスクとして使用し、同時
にＰ型不純物をイオン注入して、それぞれ１対のＰ型エ
クステンション層を形成する工程を含む、請求項５また
は請求項６記載の半導体装置の製造方法。 - 【請求項１２】 (ｇ)前記非単結晶シリコン膜をパター
ニングした後に、不純物のイオン注入により、それぞれ
の前記ゲート電極の側面外方の前記半導体基板の表面内
に１対のエクステンション層を形成する工程をさらに備
え、 前記工程(ｇ)は、 前記第１のＰＭＯＳ領域に形成された、前記ゲート電極
を注入マスクとして使用し、１対のＰ型エクステンショ
ン層を前記第１のＰＭＯＳ領域の前記半導体基板の表面
内にのみ形成する工程を含む、請求項５または請求項６
記載の半導体装置の製造方法。
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