KR100937665B1 - 노어 플래쉬 메모리 제조방법 - Google Patents

노어 플래쉬 메모리 제조방법 Download PDF

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Abstract

숏 채널 효과를 줄이기 위한 엘디디(Lightly Doped Drain) 구조를 위한 임플란트 공정이, 저전압 NMOS와 고전압 NMOS 임플란트를 동시에 수행하는 NMOS 타입 트랜지스터 형성과정과 저전압 PMOS와 고전압 PMOS 임플란트를 동시에 수행하는 PMOS 타입 트랜지스터형성과정으로 이루어지고, NMOS 타입 트랜지스터 처리과정은, P웰 영역의 저전압 및 고전압 트랜지스터에 NMOS 패턴을 동시에 형성하는 단계와, NMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계와, 감광막을 제거하는 단계로 이루어지고, PMOS 타입 트랜지스터 처리과정은, N웰 영역의 저전압 및 고전압 트랜지스터에 PMOS 패턴을 동시에 형성하는 단계와, PMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계와, 감광막을 제거하는 단계로 이루어지는 것는 것을 특징으로 한다.
노어 플래쉬, LDD, 임플란트

Description

노어 플래쉬 메모리 제조방법{a method for fabricating a NOR Flash memory device}
본 발명은 반도체 메모리 제조방법에 관한 것으로서, 더욱 상세하게는 엘디디 임플란트 공정을 단순화한 노어 플래쉬 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM; Random Access Memory)과 롬(ROM; Read Only Memory)으로 구분된다. 여기서, 롬(ROM)은 제조 과정에서 데이터가 입력되는 마스크 롬(Mask ROM)과 사용자가 데이터를 입력할 수 있는 피롬(PROM; Programmable ROM)으로 구분된다. 또한, 피롬에는 자외선 광원에 노출시켜 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 데이터의 입력 및 소거가 가능한 이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory), 데이터의 일괄 소거가 가능한 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 플로팅 게이트(Floating Gate) 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다. 이러한 플래시 메모리는 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있는데, NOR형 플래시 메모리는 각각의 셀이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조로 되어 있 다. 특히, NOR형 플래시 메모리에는 공통소스(Common Source)가 형성되는데, 즉 16개의 셀마다 1개의 콘택(Contact)이 형성되고, 이 16개의 셀의 소스 라인이 n+ 확산층으로 연결되는 구조를 갖는다.
일반적으로, 플래시 메모리 소자(Flash memory device)는 도 1에 도시된 바와 같이 셀 영역과 주변회로(Peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 HV(High Voltage) 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 LV(Low Voltage) 영역으로 분리된다. 이러한 셀 영역과 주변회로 영역에 각각 형성되는 게이트 산화막(Gate oxide)은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변회로 영역의 'High Voltage' 영역에서는 고전압용 게이트 산화막이 형성되며, 'Low Voltage' 영역에서는 저전압용 게이트 산화막이 형성된다.
각각 N-타입과 P-타입을 가지고 있기 때문에 4가지 타입의 MOS 트랜지스터로 구성된다. 즉, 'Low Voltage' 영역은 저전압 NMOS 타입 트랜지스터와 저전압 PMOS 트랜지스터로 이루어지고, 'High Voltage' 영역은 고전압 NMOS 타입 트랜지스터와 고전압 PMOS 트랜지스터로 이루어진다. 4가지 로직 트랜지스터(Logic transistor)는 소스와 드레인을 형성하기 위해서 엘디디(Lightly doped drain: 이하 "LDD"라 칭함) 임플란트 공정을 진행해야 한다.
단채널 효과(특히 디플리션 영역의 확장에 따른 펀치-쓰루(punch through)의 억제를 위해 최근의 플래시 메모리 트랜지스터들은 LDD 구조의 소오스/드레인 전극 들을 구비한다.
도 2는 종래 기술에 따른 LDD 임플란트 공정을 나타낸 흐름도이다.
그 공정과정을 살펴보면 크게 고전압부 공정과 저전압부 공정으로 나눌 수 있다. 먼저 고전압부 공정을 살펴보면, 고전압 NMOS 패턴을 형성하는 단계(S201), 고전압부 NMOS 트랜지스터의 임플란트를 수행하는 단계(S202), NMOS 패턴에 사용된 감광막을 제거하는 단계(S203), 고전압 PMOS 패턴을 형성하는 단계(S204), 고전압부 PMOS 트랜지스터의 임플란트를 수행하는 단계(S205), PMOS 패턴에 사용된 감광막을 제거하는 단계(S206)를 포함하여 이루어진다.
한편, 저전압부 공정은 고전압부 공정과 유사한 과정을 거치게 된다. 즉, 저전압 NMOS 패턴을 형성하는 단계(S207), 저전압부 NMOS 트랜지스터의 임플란트를 수행하는 단계(S208), NMOS 패턴에 사용된 감광막을 제거하는 단계(S209), 저전압 PMOS 패턴을 형성하는 단계(S210), 저전압부 PMOS 트랜지스터의 임플란트를 수행하는 단계(S211), PMOS 패턴에 사용된 감광막을 제거하는 단계(S212)를 포함하여 이루어진다.
이와 같이, 로직 트랜지스터의 LDD 임플란트 공정을 위해 각각의 로직 트랜지스터 그룹에 따로따로 임플란트를 수행함으로써 모두 12 스텝의 공정이 필요하다. 따라서, 비용과 함께 생산성에도 영향을 미치므로 개선이 필요하다.
본 발명은 반도체 제조 공정을 단순화하는 것을 목적으로 한다.
본 발명의 다른 목적은 노어 플래쉬 메모리의 제조 공정을 단순화하는 것이다.
본 발명의 또 다른 목적은 생산성을 향상시키고 생산 비용을 절감할 수 있는 노어 플래쉬 메모리 제조방법을 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 노어 플래쉬 메모리 제조방법은 로직 트랜지스터(Logic Transistor)의 임플란트 공정을 NMOS 타입과 PMOS 타입의 2가지 종류로 구분하여 엘디디(Lightly Doped Drain) 임플란트를 수행하는 것을 특징으로 한다.
본 발명에 따른 노어 플래쉬 메모리 제조방법의 다른 특징은 숏 채널 효과를 줄이기 위한 엘디디(Lightly Doped Drain) 구조를 위한 임플란트 공정이, 저전압 NMOS와 고전압 NMOS 임플란트를 동시에 수행하는 NMOS 타입 트랜지스터 형성과정과 저전압 PMOS와 고전압 PMOS 임플란트를 동시에 수행하는 PMOS 타입 트랜지스터형성과정을 포함하여 이루어지는 점이다.
본 발명에 따른 노어 플래쉬 메모리 제조방법의 세부적 특징은 상기 NMOS 타입 트랜지스터 처리과정이 P웰 영역의 저전압 및 고전압 트랜지스터에 NMOS 패턴을 동시에 형성하는 단계와 상기 NMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계 및 NMOS 패턴에 사용된 감광막을 제거하는 단계로 이루어지고, 상기 PMOS 타입 트랜지스터 처리과정이 N웰 영역의 저전압 및 고전압 트랜지스터에 PMOS 패턴을 동시에 형성하는 단계와 상기 PMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계 및 PMOS 패턴에 사용된 감광막을 제거하는 단계로 이루어지는 점이다.
본 발명에 따른 플래쉬 메모리 제조방법은 다음과 같은 효과를 갖는다.
첫째, LDD 임플란트 공정을 단순화함으로써 생산성을 향상시킨다.
둘째, LDD 임플란트 공정의 단순화에 따라 비용이 절감된다.
셋째, LDD 임플란트 공정을 단순화함으로써 생산에 소요되는 시간이 단축된다.
이하, 첨부된 도면을 참조로 본 발명에 따른 플래쉬 메모리 제조 방법의 진행과정을 설명하기로 한다.
도 3은 본 발명에 따른 LDD 임플란트 공정을 나타낸 흐름도이다. 종래 기술과 달리 본 발명에 따른 LDD 임플란트 공정은 모두 6개의 공정으로 이루어진다.
크게 숏 채널 효과를 줄이기 위한 엘디디(Lightly Doped Drain) 구조를 위한 임플란트 공정은 NMOS 타입 트랜지스터 형성과정과 PMOS 타입 트랜지스터형성과정을 포함하여 이루어진다. 또한, NMOS 타입 트랜지스터 형성과정에서는 저전압 NMOS와 고전압 NMOS 임플란트를 동시에 수행하고, PMOS 타입 트랜지스터 형성과정 에서는 저전압 PMOS와 고전압 PMOS 임플란트를 동시에 수행한다.
먼저, 도 4a와 같이 기판(1) 위에 산화막(3)과 게이트단(4)이 형성되어 있고, 각 소자는 소자 분리막(2)으로 분리되어 있다. P웰 영역을 갖는 저전압 및 고전압 트랜지스터에 NMOS 패턴(5)을 동시에 형성한다 (S301).
이어, 도 4b에서 보는 바와 같이, 상기 NMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행한다 (S302).
이온 주입이 완료되면, NMOS 패턴에 사용된 감광막을 제거하면 도 4c와 같이 나타난다 (S303).
PMOS 타입 트랜지스터 처리 과정이 수행된다. 도 4d와 같이 N웰 영역의 저전압 및 고전압 트랜지스터에 PMOS 패턴(5)을 동시에 형성한다 (S304).
이어, 도 4e에서 보는 바와 같이, 상기 PMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행한다 (S305).
이온 주입이 완료되면, PMOS 패턴에 사용된 감광막을 제거하면 도 4f와 같이 나타난다 (S306).
이와 같이, 스텝 S301, S302, S303에서 저전압 NMOS 및 고전압 NMOS의 LDD 임플란트를 동시에 진행한다. 마찬가지로 스텝 S304, S305, S306에서 저전압 PMOS 및 고전압 PMOS의 LDD 임플란트를 동시에 진행한다. 따라서, 각각 진행되던 LDD 임플란트 공정 스텝을 절반으로 줄일 수 있다.
도 1은 플래쉬 메모리의 구조를 개략적으로 나타낸 예시도이다.
도 2는 종래 기술에 따른 LDD 임플란트 공정을 나타낸 흐름도이다.
도 3은 본 발명에 따른 LDD 임플란트 공정을 나타낸 흐름도이다.
도 4a 내지 도 4f는 본 발명에 따른 LDD 임플란트 공정에 따른 플래쉬 소자의 단면 예시도이다.

Claims (3)

  1. 로직 트랜지스터(Logic Transistor)의 임플란트 공정을 NMOS 타입과 PMOS 타입의 2가지 종류로 구분하여 엘디디(Lightly Doped Drain) 임플란트를 수행하고,
    상기 NMOS 타입 트랜지스터 처리과정은,
    P웰 영역의 저전압 및 고전압 트랜지스터에 NMOS 패턴을 동시에 형성하는 단계;
    상기 NMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계;
    감광막을 제거하는 단계로 이루어지고,
    상기 PMOS 타입 트랜지스터 처리과정은,
    N웰 영역의 저전압 및 고전압 트랜지스터에 PMOS 패턴을 동시에 형성하는 단계;
    상기 PMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계;
    감광막을 제거하는 단계로 이루어지는 것을 특징으로 하는 노어 플래쉬 메모리 제조방법.
  2. 숏 채널 효과를 줄이기 위한 엘디디(Lightly Doped Drain) 구조를 위한 임플란트 공정이,
    저전압 NMOS와 고전압 NMOS 임플란트를 동시에 수행하는 NMOS 타입 트랜지스터 형성과정;
    저전압 PMOS와 고전압 PMOS 임플란트를 동시에 수행하는 PMOS 타입 트랜지스터형성과정을 포함하여 이루어지고,
    상기 NMOS 타입 트랜지스터 처리과정은,
    P웰 영역의 저전압 및 고전압 트랜지스터에 NMOS 패턴을 동시에 형성하는 단계;
    상기 NMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계;
    감광막을 제거하는 단계로 이루어지고,
    상기 PMOS 타입 트랜지스터 처리과정은,
    N웰 영역의 저전압 및 고전압 트랜지스터에 PMOS 패턴을 동시에 형성하는 단계;
    상기 PMOS 패턴을 이용하여 해당 트랜지스터에 임플란트를 수행하는 단계;
    감광막을 제거하는 단계로 이루어지는 것을 특징으로 하는 노어 플래쉬 메모리 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200089216A (ko) * 2019-12-26 2020-07-24 주식회사 신아티앤씨 에스터 폴리티올 혼합물의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61174667A (ja) * 1985-01-29 1986-08-06 Nec Corp 半導体装置の製造方法
JPH05315561A (ja) * 1992-05-13 1993-11-26 Nec Corp 半導体装置の製造方法
KR0175368B1 (ko) * 1995-08-11 1999-02-01 김광호 고전압 및 저전압 트랜지스터를 동시에 형성하는 반도체 제조방법
KR20020084898A (ko) * 2001-05-02 2002-11-13 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61174667A (ja) * 1985-01-29 1986-08-06 Nec Corp 半導体装置の製造方法
JPH05315561A (ja) * 1992-05-13 1993-11-26 Nec Corp 半導体装置の製造方法
KR0175368B1 (ko) * 1995-08-11 1999-02-01 김광호 고전압 및 저전압 트랜지스터를 동시에 형성하는 반도체 제조방법
KR20020084898A (ko) * 2001-05-02 2002-11-13 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200089216A (ko) * 2019-12-26 2020-07-24 주식회사 신아티앤씨 에스터 폴리티올 혼합물의 제조방법
KR102217688B1 (ko) 2019-12-26 2021-02-19 주식회사 신아티앤씨 에스터 폴리티올 혼합물의 제조방법

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