JP2002509652A - 半導体デバイスを製造する方法 - Google Patents

Abstract

(57)【要約】 埋め込み不揮発性メモリを有する集積回路の製造においては、まずメモリの大部分を生成し、続いて、標準ＣＭＯＳプロセスの一連の第２ステップでＣＭＯＳ論理ゲートを生成することが知られている。処理ステップをこのように分離することにより、論理ゲートの実質的な質低下なしに不揮発性メモリを最適化することが可能である。本発明によれば、このプロセスは、特にメモリの周辺に関して、かつメモリトランジスタ（２１、２４、２７）と同時に、論理ゲートのトランジスタよりも高い電圧に対処できるトランジスタが製造されるという点において更に最適化される。ＥＥＰＲＯＭの場合、メモリの各セルは、選択トランジスタ（２２、２４）として高電圧トランジスタを備える。ｎウェルのインプランテーション（５）は別として、ｐチャネルの高電圧トランジスタは、論理ゲートにおけるｐチャネルトランジスタと同じプロセスステップによって大部分が製造され、結果的にプロセスステップ数が限られた値に維持される。単一マスクを加えることにより、回路には、フラッシュ又はＯＴＰ（１回プログラマブル）メモリも装備することが可能である。

Description

【発明の詳細な説明】 半導体デバイスを製造する方法 本発明は半導体デバイスを製造する方法に関する。更に詳細には、本発明は、 半導体基板がその表面に、低電圧電界効果トランジスタ及び浮動ゲート電界効果 トランジスタ形式の不揮発性メモリセルを備え、更に、表面には誘電体層を備え 、その誘電体層の上に、形成されるべきメモリセルの部位に第１の多結晶または アモルファスシリコン層すなわちポリ層がパターンとして析出され、その後で、 メモリセルのソース及びドレーン領域を形成するために第１ドーピングステップ が実施され、他方、ドーピングステップ期間中は、低電圧トランジスタが形成さ れる領域がポリ層によりドーピングに対してマスクされ、後続する一連のステッ プにおいて、ポリ層は低電圧トランジスタのエリアがパターン化され、第２ドー ピングステップによって低電圧トランジスタのソース及びドレーン領域が形成さ れる。この種の方法は、特に、米国特許第５３９５７７８号明細書により公知で ある。 今日では、特殊用途、例えば、マイクロコントローラ又はチップカード用とし て集積回路が必要とされている。集積回路において、従来型のデータ処理用論理 ゲートはデータ記憶のための不揮発性メモリ空間と組合わされる。論理ゲートに 関しては、標準ＣＭＯＳプロセスを用いて作製されるのが好ましく、それにより 、最適性能を備えたるトランジスタが得られる。一般に、これらのトランジスタ は、比較的低電圧、即ち、例えば５Ｖ未満の電圧で作動するように設計される。 メモリ（記憶装置）は、各々が浮動ゲートを備えたトランジスタを有するメモリ セルで構成される。通常、中間絶縁層によって浮動ゲートから電気的に分離され たコントロールゲートはこの浮動ゲート上に配置される。書込み済み情報は、ト ラン ジスタのしきい値電圧を決定する浮動ゲートの電荷状態で表される。情報は、コ ントロールゲートに所定電圧を印加することにより、トランジスタを流れる電流 の導通を決定することによって読取り可能である。 前記の米国特許第５３９５７７８号明細書は、標準ＣＭＯＳプロセスにおいて 作製されたＣＭＯＳ回路を、最小数の追加処理ステップを用いて、共通シリコン 基板内の不揮発性メモリと組合わせる方法について述べている。この種の不揮発 性メモリの製造は標準ＣＭＯＳプロセスには適合しないので、米国特許第５３９ ５７７８号明細書では、まず、例えば多結晶シリコン層（ポリシリコン）製浮動 ゲートの画定、ソース・ドレインのためのドーピングステップ、及び、浮動ゲー トの側壁部酸化のための酸化ステップのような、メモリを製造するための一連の 必須ステップが最初に実施される方法が提案されている。これらのステップ期間 中、論理ゲートが設けられる半導体基板の活性領域は、ポリ層によって完全にマ スクされる。メモリを提供する必須ステップが実施されると、プロセスは論理ゲ ートのための標準ＣＭＯＳプロセスに継続される。 ある種のタイプの不揮発性メモリにおいては、例えば９Ｖから２０Ｖまでのよ うな５Ｖよりも高い電圧を使用するのが望ましい。この状況は、書込みや消去に 際してファウラー・ノードハイム・トンネルメカニズムを使用する場合に、例え ばＥＥＰＲＯＭ型メモリにおいて起こる。この種の比較的高い電圧を供給するた めに、メモリの周辺電子回路は、これらの高い電圧に対処することが可能でなけ ればならず、従って、約１４Ｖの破壊電圧を持つトランジスタを必要とする。こ れらのトランジスタに加えて、高電圧トランジスタと称するトランジスタがある 。即ち、ＥＥＰＲＯＭにおける各セルは、通常、メモリセルを他のメモリセルか ら電気的に分離し、浮動ゲートトランジスタをビットラインに接続し、更に、前 記の高電圧に対処可能であるアクセストランジスタを備えている。このトランジ スタは、通常、メモリトランジスタと同じ導電型である。 本発明の目的は、冒頭で述べた型の方法において、不揮発性メモリが標準ＣＭ ＯＳプロセスと組み合わせ可能であり、更に、ＣＭＯＳ論理ゲートの低電圧トラ ンジスタに一切の顕著な品質低下を生じることなしに、高電圧トランジスタを実 現可能とすることである。本発明の更なる目的は、最小数の追加処理ステップで 、これらの高電圧トランジスタを実現することである。 本発明によれば、冒頭に述べた型の方法において、半導体基板は、メモリセル の浮動ゲートと同時にパターン化されたゲートを有する高電圧電界効果トランジ スタをも備え、第１ドーピングステップ期間中、半導体基板は、高電圧トランジ スタのソース領域及びドレーン領域の部分においてもドーピングされ、その後、 トランジスタのゲートのエッジにスペーサが備えられ、続く第２ドーピングステ ップ期間中に、高電圧トランジスタのソース領域及びドレーン領域のマスクされ ない部分に、高度にドーピングされた部分が形成されることを特徴とする。第１ ドーピングステップはＣＭＯＳトランジスタから独立しているので、このステッ プは、例えば、集中エネルギー方式やインプランテーションエネルギー方式に関 して、高電圧トランジスタで好ましい破壊電圧が得られるような方法で実施可能 である。高電圧トランジスタ用のソース・ドレーンドーピングステップは、メモ リセルにおけるソース・ドレーンドーピングと同時に実施可能であるので、処理 ステップ数を制限することが可能である。論理ゲート領域はポリ層によって覆わ れるので、特に破壊電圧に関連して、論理ゲートの性能に悪影響を及ぼすことな しに、プロセスのこの部分に関して酸化ステップを最適化することにより、高電 圧トランジスタの浮動ゲート及びゲートの壁部分を酸化物層によって覆うことが 可能である。 本発明による方法の好ましい実施例は、誘電体層は、低電圧トランジスタの部 分におけるよりも高電圧トランジスタの部分における方がより大きい厚さのシリ コン酸化物層の形で備えられることを特徴とする。大部分の実施例において、高 電圧トランジスタのゲート酸化物は浮動ゲートトランジスタのゲート酸化物と同 時に形成することができる。 不揮発性メモリは、例えば、ＥＰＲＯＭとして、或いは、フラッシュＥＰＲＯ Ｍ等として実施可能である。既に述べたように、メモリがＥＥＰＲＯＭ型である 場合に著しい利点が得られる。従って、本発明に基づく方法の重要な実施例にお いては、ポリシリコン層の析出に先だって、シリコン酸化物層は、メモリセルの 部位に、局所的にトンネル酸化物を備え、酸化物は、データの書込み又は消去に 際して、電荷キャリヤが浮動ゲートと半導体基板の間でトンネル効果により移動 可能である程度に薄いことを特徴とする。この場合、酸化物は非常に薄いので、 データの書込み又は消去に際して、電荷キャリヤは浮動ゲートと半導体基板の間 でトンネル効果により移動可能である。処理ステップ数を制限できるこの種の方 法の好ましい実施例においては、トンネル酸化物の形成と同時に、低電圧トラン ジスタはトンネル酸化物の厚さにほぼ等しい厚さを有するゲート酸化物を備える ことを特徴とする。 この種のセルが書込みまたは消去される場合には、高電圧は、通常、メモリト ランジスタのドレーンへ印加される。重要な実施例においては、高電圧トランジ スタ及び低電圧トランジスタは、浮動ゲートを有するトランジスタと同じ導電型 のトランジスタとして備えられ、高電圧トランジスタはメモリセルの選択トラン ジスタ又はアクセストランジスタを構成することを特徴とする。ＥＥＰＲＯＭの 周辺電子回路における同じ導電型の高電圧トランジスタは、メモリセル内アクセ ストランジスタと同時に製造される。従って、本発明に基づくデバイスの重要な 好ましい実施例においては、少なくとも１つの更なる高電圧トランジスタ、及び 少なくとも１つの更なる相補的逆導電型の低電圧トランジスタが、第１低電圧ト ランジスタのゲートと同時に第１シリコン層から形成されたゲートを有するもの として備えることを特徴とする。処理ステップ数をできるだくけ少なくするため に、高電圧トランジスタ及び相補的逆導電型の低電圧トランジスタには、共通の ドーピングステップ中に、第２導電型のソース及びドレーン領域が備えられるの が好ましい。この点に関して、従来のｎ型実施例においては、相補的導電型であ って通常ｐ型である最後に述べた高電圧トランジスタは最初に述べた高電圧トラ ンジスタより低い破壊電圧を持つことがあり得ることに注意されたい。ｐチャネ ルＨＶトランジスタは周辺においてのみ発生するので、この破壊電圧差は一般的 に許容される。処理されるべき高電圧に関連して、ｐチャネルＨＶトランジスタ 用に更に高い破壊電圧が必要である場合には、この種の更に高い破壊電圧は２つ 以上のトランジスタを直列配置することによって達成可能である。セル毎に選択 トランジスタが必要とされる場合には、ｎチャネルＨＶトランジスタは周辺にお いて発生しないばかりでなく、メモリセクションにおいても発生しない。このト ランジスタを２つ以上の直列配置されたトランジスタによって置き換えると、メ モリによって占有されるスペースを拡大することになり、多くの場合に受け入れ られない。本発明のこの実施態様に基づき、ｎチャネルＨＶトランジスタを製造 するための必須処理ステップをＣＭＯＳ論理ゲートを製造するプロセスから切り 放し、ＣＭＯＳ論理ゲートと同時にｐチャネルＨＶトランジスタを部分的に製造 することによって、占有されるスペースを著しく拡大することなしに、全処理ス テップ数が制限される。 ＥＥＰＲＯＭにおいて、各メモリセルは、既に説明済みの方式において高電圧 トランジスタとして製造可能なアクセストランジスタを備える。特に、この種の セルは、多数回にわたってセルの書込み及び消去が可能であるという利点を持っ ている。更に、セルは任意に選択可能である。ただし、メモリセル毎に、比較的 大きいスペースを占有する２つのトランジスタが必要とされる。実際には、ある 特定データを記憶するために、ただ１回又は数回だけ書込み又は消去が可能（例 えば、ＯＴＰ）であるか、あるいは、せいぜいブロック毎に選択可能なセル（フ ラッシュ）であれば充分である場合が多い。本発明に基づき、比較的少ない追加 処理ステップを用いてこの種のメモリセルを回路に統合する可能性を提供する方 法の更なる実施例は、第１メモリセルと称するメモリセルに加えて、浮動ゲート を有するトランジスタの形式の第２メモリセルと称する不揮発性メモリセルを備 え、第２メモリセルは、作動に際してトランジスタのチャネル内に生成されるホ ットエレクトロンによって書込み又は消去が行われる型のものであり、低電圧ト ランジスタの領域が多結晶シリコン層によって覆われる段階で第２メモリセルの 浮動ゲートが画定され、同じ段階で第２メモリセルのソース領域及びドレーン領 域を得るように第３ドーピングステップが実施され、第３ドーピングステップは 第１ドーピングステップよりも多い用量で実施されることを特徴とする。好まし い実施例においては、浮動ゲート及び第３ドーピングステップは、第１メモリセ ルの浮動ゲート及び高電圧トランジスタのゲートを画定する前に画定されること を特徴とする。 本発明のこれら及び他の特徴は、以下に示す実施例を参照することによって明 らかにされる。 図面において、 図１から１４までは、本発明に基づく方法の第１実施例を構成する一連の段階 を示し、 図１５から１８までは、本発明に基づく方法の第２実施例を構成する一連の段 階を示す。 実施例を示す図は単なる説明図であって、各部のサイズの相互関係は必ずしも 正確でないことに注意されたい。更に、３つの領域、Ａ、Ｂ、Ｃは断面において 区別可能である。関連するアクセストランジスタ又は選択トランジスタを備えた ＥＥＰＲＯＭセルは領域Ａに備えられる。ｐチャネル高圧トランジスタは領域Ｂ に備えられ、領域Ｃは論理ゲート用として役立つ(ｎチャネルトランジスタ及び ｐチャネルトランジスタ)。ｎチャネル高電圧トランジスタは、ＥＥＰＲＯＭセ ルのアクセストランジスタと同じ方法で作られる。 本方法は、少なくともｐ型ドープされた指示された表面の領域である半導体基 板１から始まる。従来方法においては、基板１には、例えば局所酸化によって、 Ａ、Ｂ、Ｃ等の種々の活性領域を画定する、例えば厚さ５００ｎｍのフィールド 酸化物のパターン２が備えられる。酸化ステップの後で、酸化マスクが除去され 、厚さ約４０ｎｍの酸化物層３によって置き換えられる。従来方式においては、 ｐチャネルＨＶ（ＨＶは高電圧の意味である）トランジスタの部位を露出した状 態の基板１がこの層の上に残されるようにインプランテーションマスク４が備え られる。領域ＢにおけるｐチャネルＨＶトランジスタ用ｎ型ウェル５のためのマ スク４によって画定された（図面には矢印で示されている）部位におけるインプ ランテーションによりＰイオンがシリコン基板に供給される。高電圧ｐチャネル トランジスタのｎウェルインプランテーションは、ＣＭＯＳ論理ゲートのｐチャ ネルトランジスタに関するｎウェルインプランテーションと同時には実施されな いので、特定の高電圧条件、特にＨＶｐチャネルトランジスタの破壊電圧に関し てＨＶｐチャネルトランジスタのｎウェルのドーピングプロファイルを適応させ ることが可能である。 以下の説明により明白であるように、ＨＶｐチャネルトランジスタは、ほかの 点では、ＣＭＯＳ論理ゲートにおけるｐチャネルトランジスタと同じ処理ステッ プによって製造される。インプランテーションの後で、マスク４が除去され、そ の後で、メモリセルの領域ＢとＣをマスクし、領域Ａを露出状態に維持するイン プランテーションマスク６（図２）が備えられる。明らかなように、シリコン基 板１の他の場所において、マスク６は、ｎチャネルＨＶトランジスタがＥＥＰＲ ＯＭの周辺電子回路において必要とされる領域を露出状態に維持する。半導体基 板のマスクされない部分、即ち、領域Ａ、及び、更なるｎチャネルＨＶトランジ スタが形成される領域は、ＨＶウェル７を得るためにホウ素イオンのインプラン テーションによってドーピングされたｐ型部分である。続いて、マスク６が除去 される。 図３に示す次の段階において、インプランテーションマスク８は、ＥＥＰＲＯ Ｍセルに形成されるべきトンネル領域にアパーチャ９を持つように生成される。 このアパーチャを通って、Ｐイオンが半導体基板にインプラントされ、その結果 としてｎ型の注入領域１０が得られ、その後で、マスク９を再び除去することが 可能である。この段階において、酸化物層３が除去可能であり、例えば厚さ２５ ｎｍの新しい酸化物層１２が熱酸化によって形成され得る。酸化物層１２は、高 電圧トランジスタ及びＥＥＰＲＯＭセル内のゲート酸化物である。 図４は、ＣＭＯＳ論理ゲートのｐチャネルトランジスタが備えられる領域にお いて表面を露出状態に維持するインプランテーションマスク１１が備えられる段 階を示す。インプランテーションによって低電圧ｎ型ウェル１３が得られるよう に、ｎ型不純物が供給される。低電圧ｐ型ウェル１５は、インプランテーション マスク１４のアパーチャを通るホウ素イオンのインプランテーションによって同 様に形成される(図５)。この例においては、図に示すように、２つの最終インプ ランテーションは論理ゲートの領域Ｃのみにおいて形成されることに注意された い。このプロセスの変形例（図示せず）においては、これらのインプランテーシ ョンは、高電圧領域Ｂ内のフィールド酸化物の下、及び、フィールド酸化物２の 下のＥＥＰＲＯＭ領域Ａ内に追加チャネルストッパ領域を形成するために代替的 に使用することができる。 プロセスの後続段階において、高電圧トランジスタ及びメモリセルの部位から 注入領域を差し引いた酸化物層１２部分をマスクする表面上にエッチングマスク １６が形成される。次に、論理ゲート部分及び注入領域における酸化物層のマス クされていない部分がエッチングによって除去され、その後で、エッチングマス ク１６が再び除去される。例えば厚さ約７．５ｎ．ｍのシリコン酸化物層１７が 、酸化物層１２が除去された部分に、熱酸化によって形成される。酸化物層１２ の厚さは、この酸化ステップ期間中に、小さい範囲内で減少する。この段階を図 ７に示す。ＣＭＯＳ領域Ｃにおける酸化物層１７は、ｎチャネルトランジスタ及 びｐチャネルトランジスタのゲート酸化物及び領域Ａにおけるメモリセルのトン ネル酸化物を形成することに注意されたい。 厚さ約２５０ｎｍのアモルファスあるいは多結晶質ｎ型ドープ済みシリコン層 １８は既知の方法で形成される。この層は、とりわけ、酸化に対して直ぐ下に存 在するシリコン層１８をマスクする機能を有する例えば厚さ２５ｎｍのシリコン オキシナイトライド層１９を備える。層１８、１９は、エッチングマスク２０に よってパターン形成される(図８参照)。ｎチャネル高電圧トランジスタの浮動ゲ ート２１及びゲート２２が画定されるこのエッチングステップ期間中は、その中 に論理ゲートが形成される領域Ｃ及び領域Ｃ内のゲート酸化物１７はシリコン層 １８及びオキシナイトライド層１９によって汚染から保護される。同様に、マス ク２０は、領域Ｃ内のＣＭＯＳ論理ゲートのｐチャネルトランジスタに全体的に 平行または少なくとも実質的に全体的に平行に作製されるＨＶｐチャネルトラン ジスタの領域Ｂをマスクする。浮動ゲート２１は、部分的にトンネル酸化物１７ を通過して伸延する。アクセストランジスタのゲート２２は、メモリの周辺電子 回路におけるｎチャネル高電圧トランジスタのゲートと同時に画定される。ゲー ト２１及び２２の画定後に、まずフォトレジストマスク２０が除去され、その後 で、光酸化ステップにより、ゲートの側壁が薄い酸化物層２３（図９）によって 覆われる。続いて、結果的に、メモリトランジスタのｎ型ソース・ドレイン領域 及びＨＶアクセストランジスタにのｎ型ＬＤＤ領域を得るために、マスクとして シリコンパターン１８、２２、２３を用いることにより、リン光物質イオンがシ リコン基板のマスクされていない表面にインプラントされる。代替実施例にお いては、酸化インプランテーションの順序が逆転され、マスク２０を配置して、 まずリン光物質がインプラントされ、その後で、マスク２０が除去され、ゲート の側壁部の酸化によって酸化物が形成される。 後続段階においてオキシナイトライド層１９が除去され、その後で、アセンブ リがＯＮＯ層２５（酸化物−窒化物−酸化物）で覆われる。続いて、厚さ２５０ ｎｍのアモルファス又は多結晶シリコン層２６が析出され、例えば、リン光物質 によってｎ型ドーピングされる。図１０参照。マスク（図示せず）により層２６ にはエッチング処置が施され、その期間中に、ＣＮＯ層２５によって浮動ゲート ２１から分離された制御ゲート２７がメモリセル内に形成される。ＨＶトランジ スタの上、及び、論理ゲートの領域Ｃ内におけるシリコン層の所定部分が除去さ れる。このエッチングステップにおいて用いられたマスクが除去された後で、Ｏ ＮＯ層２５の露出部分も同様に除去されるが、スペーサ状に形成された部分は、 ゲート２２及びポリ層１８の縁の上だけに残る。図１１は、本プロセスのこの段 階における本デバイスを示す。 図１２に示す後続段階において、領域Ｂ(ｐチャネルＨＶトランジスタ)、及び 、領域Ｃ（ＣＭＯＳ諭理ゲート）において第１シリコン層１８の未だパターン化 されていない部分をパターン化するためにマスク２８が用いられる。次に、層１ ８のシリコンは、エッチングによってパターン化され、その結果、領域Ｂ内のゲ ート２９(ｐチャネルＨＶトランジスタ)、及び、ゲート３０（ＣＭＯＳ論理ゲー トのｎチャネルトランジスタ）とゲート３１（ＣＭＯＳ論理ゲートのｐチャネル トランジスタ）が形成される。図１３参照。マスク２８を除去した後で、ゲート ２９、３０、及び３１のエッジを薄い酸化物層３２によって覆うように、光酸化 ステップが実施される。図１３参照。続いて、例えばリン光物質イオンのインプ ランテーションに続いて、ｎウェル１３内にホウ素イオンをＬＤＤインプランテ ーションすることにより、論理ゲートのｐチャネル低電圧トランジスタのｐ 型ＬＤＤ領域３４を得るために、論理ゲートのｎチャネル低電圧トランジスタの ｎ型ＬＤＤソース及びドレイン領域３３がｐウェル１５内に形成される。同時に 、ｐチャネル高電圧トランジスタのｐ型ＬＤＤ領域３５が、領域Ｂにおけるｎウ ェル５内に形成される。 次の段階において、析出及びエッチング戻しによってゲートの側壁上にスペー サ３６が備えられる。図１４参照。次に、低電圧ＣＭＯＳ論理ゲートのｎチャネ ルトランジスタの領域及び高電圧ｎチャネルトランジスタの領域を露出したまま に残すことによってインプランテーションマスク（図示せず）が備えられる。ヒ 素イオンのインプランテーションによって、ＣＭＯＳ論理ゲートのｎチャネルト ランジスタの高度にドーピングされたソース・トルイン領域３７及びｎチャネル ＨＶトランジスタの高度にドーピングされたｎ型ソース・ドレイン領域３８が備 えられる。マスクを除去した後で、新しいマスク（図示せず）が設けられ、論理 ゲートのｐチャネル低電圧トランジスタの高度にドーピングされたｐ型ソース・ ドレイン領域３９及びｐチャネル高電圧トランジスタのｐタイプソース・ドレイ ン領域４０が、ホウ素イオンのインプランテーションによって形成される。マス クを除去した後で、図１４に示す段階に到達する。次に、本デバイスは、例えば ケイ化、及び、関連絶縁層を伴った金属接点及び接続部の提供のような従来型の よく知られている方法で処置することができる。この種の処置は一般的によく知 られているものと推定し、これ以上説明しないこととする。 ここに示す例において、処理のステップ数に関する制限を維持するために、ｎ ウェルを除く領域ＢにおけるＨＶｐチャネルトランジスタは、領域Ｃにおける低 電圧ｐチャネルトランジスタと同時に製造される。領域Ｂにおけるトランジスタ の破壊電圧は、ＨＶｎチャネルトランジスタの破壊電圧よりも僅かに低く、例え ば１２Ｖであり得る。ｐチャネルトランジスタは周辺及びメモリセクションにの み限って生成するので、これらのトランジスタの２つ以上を直列配置すること により、簡単な方法で一層高い破壊電圧を得ることができる。ＨＶｎチャネルト ランジスタの製造がＣＭＯＳ論理ゲートの製造以前に実施されるので、ＨＶｎチ ャネルトランジスタが、特に破壊電圧に関して所要の特質を持つような方法で、 ＣＭＯＳ論理ゲートの質を低下させることなしにプロセスパラメータを選択する ことが可能である。適当な厚さのゲート酸化物を使用し、適当なドーピングプロ ファイルを用いてゲートの側壁の酸化により、例えば１５Ｖの破壊電圧を得るこ とが可能である。 図１５から１８までは、既に説明したプロセスの変形例の幾つかの段階を示す ものである。ｎチャネル高電圧トランジスタによって形成された選択トランジス タと関連するＥＥＰＲＯＭセルは、Ａによって表示された領域内に備えられる； ＨＶｐチャネルトランジスタが領域Ｂ内に再び形成される；領域Ｃは低電圧ＣＭ ＯＳ論理ゲート用として再び役立つ(ここでは、ｐチャネルトランジスタを有す るｎウェル１３のみが図示されている：前の例における領域Ｃ内のｎチャネルト ランジスタと完全に同じｎチャネルトランジスタは、図を複雑にしないために省 略されているが、考慮の対象に入れなければならない)。更に、図に示す領域Ｄ 内には、浮遊ゲートを有する不揮発性メモリセルが形成される。このメモリセル は、ＥＥＰＲＯＭセルよりも僅かに少ない空間を占有し、例えばフラッシュ型ま たはＯＴＰ（１回プログラマブル）型であっても差し支えない。この変形例の大 部分の処理ステップは前の例において説明した処理ステップと同じであるので、 既に説明済みの処理との差異を明らかにするために、図には幾つかのステップの みが示される。本デバイスは、図１から７までと同じ処理ステップにおいて処理 され、低電圧ＣＭＯＳ論理ゲートのｐ型ウェル１５と同時にｐ型ウェル４２が領 域Ｄ内に備えられる。種々のゲート及びトンネル酸化物が表面上で生成し、第１ シリコン層１８及びオキシナイトライド層１９が析出された後で、領域Ｄ内の浮 動ゲート４４を画定し、領域Ａ、Ｂ、及び、Ｃをマスクするマスク４３が備えら れる。図１５に示す段階が得られるように、更なるメモリセルの浮動ゲート４４ がエッチングによって形成される。高用量（図１５に矢印によって表示される） のヒ素イオンのインプランテーションによって、浮動ゲート４４に加えてソース ・ドレイン領域４５が備えられる。ｐウェルの背景濃度よりも僅かに濃度の高い ｎ型ソース・ドレイン領域の周辺にｐ型ドーピングされた領域を得るためにＢイ オンがインプラントされるのが好ましい。これによって、一層急峻なドーピング プロファイルを持つｐｎ接合を形成する可能性が提供される。これらの領域のド ーピング（ＬＤＤ構造を持たない）は、メモリセル書込みに必要なホットエレク トロンの生成に関連して、ハイである。インプランテーションの後で、マスク４ ３は再度除去される。 続いて、前例において図８から１０までに示す処理ステップが実施される。第 ２シリコン層２６の析出の後で、ＥＥＰＲＯＭのコントロールゲート２７の画定 と同時に、領域Ｄにおけるメモリセルのコントロールゲート４６が第２シリコン 層から形成される。図１６参照。図１７に示す次の段階において、ＣＭＯＳ論理 ゲート及び領域Ｂ内のＨＶｐチャネルトランジスタのゲートを画定するマスク２ ８が備えられ、ＥＥＰＲＯＭの領域Ａ及び領域Ｂをマスクする。次に、エッチン グにより、論理ゲートのゲート３１及びｐチャネル高電圧トランジスタのゲート ２９が第１シリコン層１８の残りの部分に形成される(図１８)。続いて、本デバ イスには、既に述べたマスキング及びドーピングステップが適用される。従って 、前例と比較すると、ただ１つの単一追加マスクによって、フラッシュ型または ＯＴＰ型の不揮発性メモリを本デバイスに加えることが可能である。 本発明は、既に述べた実施例に制限されるものではなく、本発明の範囲内で多 くの変形が可能であることは、当該技術分野における当業者にとって明白であろ う。例えば、浮動ゲートは、その代わりに、ｐ導電型であっても差し支えない。 好ましいことには、ｐチャネルトランジスタへのポリゲートは、再ドーピングに よってｐ型に作ることも可能である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グイド、ジェー．エム．ドルマンス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ 【要約の続き】 可能である。

Claims (1)

1. 【特許請求の範囲】 １． 半導体基板を備え、その表面に、低電圧電界効果トランジスタ及び浮動 ゲート電界効果トランジスタ形式の不揮発性メモリセルを備え、前記半導体基板 の表面に誘電体層を備え、前記誘電体層の上に、形成されるべきメモリセルの部 位に第１の多結晶またはアモルファスシリコン層すなわちポリ層がパターンとし て析出され、その後で、前記メモリセルのソース領域及びドレーン領域を形成す るために第１ドーピングステップが実施され、他方、前記ドーピングステップ期 間中は、低電圧トランジスタが形成される領域が前記ポリ層によるドーピングに 対してマスクされ、後続する一連のステップで、前記ポリ層は低電圧トランジス タの部分がパターン化され、前記低電圧トランジスタのソース領域及びドレーン 領域が第２ドーピングステップによって形成される、半導体デバイスを製造する 方法において、前記半導体基板は、前記メモリセルの浮動ゲートと同時にパター ン化されたゲートを有する高電圧電界効果トランジスタをも備え、前記第１ドー ピングステップ期間中、前記半導体基板は、前記高電圧トランジスタのソース領 域及びドレーン領域の部分においてもドーピングされ、その後、前記トランジス タのゲートのエッジにスペーサが備えられ、続く第２ドーピングステップ期間中 に、前記高電圧トランジスタのソース領域及びドレーン領域のマスクされない部 分に、高度にドーピングされた部分が形成されることを特徴とする、半導体デバ イスを製造する方法。 ２． 請求項１記載の方法において、前記第２ドーピングステップは、前記第 １ドーピングステップよりも更に多くの用量の不純物を用いて実施されることを 特徴とする、半導体デバイスを製造する方法。 ３． 請求項１または２記載の方法において、前記誘電体層は、前記低電圧ト ランジスタの部分におけるよりも前記高電圧トランジスタの部分における方がよ り大きい厚さのシリコン酸化物層の形で備えられることを特徴とする、半導体デ バイスを製造する方法。 ４． 請求項３記載の方法において、前記ポリシリコン層の析出に先だって、 前記シリコン酸化物層は、前記メモリセルの部位に、局所的にトンネル酸化物を 備え、前記酸化物は、データの書込み又は消去に際して、電荷キャリヤが浮動ゲ ートと半導体基板の間でトンネル効果により移動可能である程度に薄いことを特 徴とする、半導体デバイスを製造する方法。 ５． 請求項４記載の方法において、前記トンネル酸化物の形成と同時に、前 記低電圧トランジスタは前記トンネル酸化物の厚さにほぼ等しい厚さを有するゲ ート酸化物を備えることを特徴とする、半導体デバイスを製造する方法。 ６． 請求項４または５記載の方法において、前記高電圧トランジスタ及び前 記低電圧トランジスタは、浮動ゲートを有するトランジスタと同じ導電型のトラ ンジスタとして備えられ、前記高電圧トランジスタは前記メモリセルの選択トラ ンジスタ又はアクセストランジスタを構成することを特徴とする、半導体デバイ スを製造する方法。 ７． 請求項６記載の方法において、少なくとも１つの更なる高電圧トランジ スタ、及び少なくとも１つの更なる相補的逆導電型の低電圧トランジスタが、第 １低電圧トランジスタのゲートと同時に第１シリコン層から形成されたゲートを 有するものとして備えることを特徴とする、半導体デバイスを製造する方法。 ８． 請求項７記載の方法において、前記高電圧トランジスタ及び相補的逆導 電型の低電圧トランジスタは、共通のドーピングステップ中に、第２導電型のソ ース及びドレーン領域が備えられることを特徴とする、半導体デバイスを製造す る方法。 ９． 請求項４ないし８のいずれか１項に記載の方法において、第１メモリセ ルと称する前記メモリセルに加えて、浮動ゲートを有するトランジスタの形式の 第２メモリセルと称する不揮発性メモリセルを備え、前記第２メモリセルは、作 動に際してトランジスタのチャネル内に生成されるホットエレクトロンによって 書込み又は消去が行われる型のものであり、前記低電圧トランジスタの領域が多 結晶シリコン層によって覆われる段階で前記第２メモリセルの浮動ゲートが画定 され、同じ段階で前記第２メモリセルのソース領域及びドレーン領域を得るよう に第３ドーピングステップが実施され、前記第３ドーピングステップは前記第１ ドーピングステップよりも多い用量で実施されることを特徴とする、半導体デバ イスを製造する方法。 １０． 請求項９記載の方法において、前記浮動ゲート及び第３ドーピングス テップは、前記第１メモリセルの浮動ゲート及び前記高電圧トランジスタのゲー トを画定する前に画定されることを特徴とする、半導体デバイスを製造する方法 。