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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung
einer Halbleiteranordnung, bei welcher ein Halbleiterkörper auf
einer Oberfläche
mit einem Niederspannungs-Feldeffekttransistor und mit einer nicht
flüchtigen
Speicherzelle in Form eines Feldeffekttransistors mit einem Floating-Gate
vorgesehen wird, wobei die Oberfläche mit einer dielektrischen
Schicht versehen wird, auf welche eine erste polykristalline oder
amorphe Siliciumschicht (im Weiteren als Polyschicht bezeichnet)
aufgebracht und danach an der Stelle der Speicherzelle zwecks Ausbildung
des Floating-Gates strukturiert wird, anschließend ein erster Dotierungsschritt
ausgeführt
wird, um die Source- und Drainzone der Speicherzelle auszubilden,
wobei während
dieses Dotierungsschritts der Bereich, in welchem der Niederspannungstransistor
ausgebildet wird, durch die Polyschicht gegen Dotierung maskiert
wird, und in einer anschließenden
Schrittfolge die Polyschicht in dem Bereich des Niederspannungstransistors
strukturiert wird, um das Gate desselben auszubilden, und die Source-
und Drainzone des Niederspannungstransistors durch einen zweiten
Dotierungsschritt ausgebildet werden. Ein Verfahren dieser Art ist
unter anderem aus US-A 5 395 778 bekannt.
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Für spezielle
Anwendungszwecke, zum Beispiel für
Mikrocontroller oder Chipkarten, sind heutzutage integrierte Schaltkreise
erforderlich, bei welchen eine Logikschaltung, die für die konventionelle Datenverarbeitung
bestimmt ist, mit einer nicht flüchtigen
Speicherstelle zum Zwecke der Datenspeicherung kombiniert wird.
Bei der Logikschaltung wird vorzugsweise ein CMOS-Standardverfahren
angewandt, durch welches Transistoren mit optimalen Merkmalen vorgesehen
werden können.
Im Allgemeinen sind diese Transistoren für einen Betrieb bei einer relativ
niedrigen Spannung, d.h. einer Spannung von weniger als zum Beispiel
5 V, ausgelegt. Der Speicher besteht aus Speicherzellen, welche
jeweils einen Transistor mit einem Floating-Gate aufweisen. In der
Regel ist über
diesem Floating-Gate ein Steuer-Gate angeordnet, welches von dem
Floating-Gate durch eine isolierende Zwischenschicht elektrisch
getrennt ist. Durch den Ladungszustand des Floating-Gates, welcher
die Schwellenspannung des Transistors bestimmt, werden schriftliche
Informationen dargestellt. Die Informationen können durch Bestimmen der Leitung
des Stroms durch den Transistor bei einer vorgegebenen Spannung
an dem Steuer-Gate
gelesen werden.
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US-A
5 395 778 beschreibt ein Verfahren, bei welchem mit einer minimalen
Anzahl zusätzlicher Verfahrensschritte
ein CMOS-Schaltkreis mit einem nicht flüchtigen Speicher in einem gemeinsamen
Siliciumkörper
kombiniert wird. Da die Herstellung eines solchen nicht flüchtigen
Speichers mit einem CMOS-Standardverfahren nicht kompatibel ist,
wird in US-A 5 395 778 ein Verfahren vorgeschlagen, in welchem zunächst eine
Reihe essentielle Schritte zur Herstellung des Speichers ausgeführt werden,
wie z.B. die Ausbildung des Floating-Gates aus einer polykristallinen
Siliciumschicht (Polysilicium), eine Dotierungsstufe für die Source/den
Drain sowie eine Oxidationsstufe zur Oxidierung der Seitenwände des Floating-Gates.
Während
dieser Schritte werden die aktiven Zonen des Halbleiterkörpers dort,
wo die Logikschaltung vorgesehen wird, durch die Polyschicht vollständig maskiert.
Sobald die essentiellen Schritte, um den Speicher vorzusehen, ausgeführt worden sind,
kann das Verfahren mit dem CMOS-Standardverfahren für die Logikschaltung
fortgesetzt werden.
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Bei
bestimmten Arten nicht flüchtiger
Speicher ist es wünschenswert,
Spannungen zu verwenden, welche höher als 5 V, zum Beispiel eine
Spannung von 9–20
V, sind. Diese Situation tritt zum Beispiel bei Speichern des EEPROM-Typs
auf, bei welchen während
des Schreib- und/oder Löschvorgangs der
Fowler-Nordheim-Tunnelmechanismus angewandt wird. Um solche relativ
hohen Spannungen abzugeben, werden für die periphere Elektronik
des Speichers Transistoren benötigt,
welche mit diesen hohen Spannungen arbeiten können, und es ist daher eine
Durchbruchspannung von etwa 14 V erforderlich. Zusätzlich zu
diesen Transistoren, hier als Hochspannungstransistoren bezeichnet,
ist jede Zelle in einem EEPROM in der Regel mit einem Zugriffstransistor
versehen, welcher die Speicherzelle von anderen Speicherzellen elektrisch
isoliert und den Floating-Gate-Transistor
mit einer Bitleitung verbindet, und welcher ebenfalls mit der hohen
Spannung sollte arbeiten können.
Dieser Transistor ist im Allgemeinen vom gleichen Leitfähigkeitstyp
wie der Speichertransistor.
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US-A
5 712 178 offenbart die Ausbildung einer EEPROM-Anordnung mit Nieder-
und Hochspannungstransistoren in der Schaltkreisanordnung an der
Chipperipherie.
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Aufgabe
der Erfindung ist es unter anderem, ein Verfahren der eingangs beschriebenen
Art vorzusehen, bei welchem ein nicht flüchtiger Speicher mit einem
CMOS-Standardverfahren kombiniert werden kann, und bei welchem ebenfalls
Hochspan nungstransistoren ohne nennenswerte Verschlechterung der
Qualität
der Niederspannungstransistoren der CMOS-Logikschaltung realisiert
werden können. Weiterhin
ist es Aufgabe der Erfindung, diese Hochspannungstransistoren durch
eine minimale Anzahl zusätzlicher
Verfahrensschritte zu realisieren.
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Gemäß der Erfindung
ist ein Verfahren der eingangs beschriebenen Art dadurch gekennzeichnet,
dass der Halbleiterkörper
ebenfalls mit einem Hochspannungs-Feldeffekttransistor mit einem Gate versehen
ist, welches aus der ersten Siliciumschicht durch gleichzeitiges
Strukturieren mit dem Floating-Gate der Speicherzelle gebildet wird,
wobei der Halbleiterkörper
während
des ersten Dotierungsschritts ebenfalls in dem Bereich der Source-
und Drainzone des Hochspannungstransistors dotiert wird, Ränder des
Gates des Transistors mit Abstandsschichten versehen werden und
während
des zweiten Dotierungsschritts stärker dotierte Teile in nicht
maskierten Teilen der Source- und Drainzone des Hochspannungstransistors
ausgebildet werden. Da der erste Dotierungsschritt von den CMOS-Transistoren
unabhängig
ist, kann dieser Schritt, zum Beispiel im Hinblick auf Konzentration
und/oder Implantationsenergie, so ausgeführt werden, dass eine vorteilhafte
Durchbruchspannung in dem Hochspannungstransistor erreicht wird.
Da der Source-/Drain-Dotierungsschritt
für den
Hochspannungstransistor gleichzeitig mit der Source-/Drain-Dotierung in der
Speicherzelle ausgeführt
werden kann, besteht die Möglichkeit,
die Anzahl der Verfahrensschritte zu begrenzen. Da der Logikbereich
mit einer Polyschicht versehen wird, ist es möglich, die Wände des
Floating-Gates und des Gates des Hochspannungstransistors mit einer
Oxidschicht zu versehen, wobei ein Oxidationsschritt angewandt wird,
welcher bei diesem Teil des Verfahrens, unter anderem in Verbindung
mit der Durchbruchspannung, optimiert wird, ohne dabei die Logikmerkmale
zu beeinträchtigen.
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Vorzugsweise
wird dieser zweite Dotierungsschritt bei einer höheren Dosis Fremdatomen als
in dem ersten Dotierungsschritt ausgeführt.
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Ein
bevorzugtes Ausführungsbeispiel
eines Verfahrens gemäß der Erfindung
ist dadurch gekennzeichnet, dass die dielektrische Schicht in Form
einer Siliciumoxidschicht vorgesehen wird, welche in dem Bereich
des Hochspannungstransistors eine größere Dicke als in dem Bereich
des Niederspannungstransistors aufweist. In den meisten Ausführungsbeispielen
kann das Gateoxid des Hochspannungstransistors gleichzeitig mit
dem Gateoxid des Floating-Gate-Transistors ausgebildet werden.
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Der
nicht flüchtige
Speicher kann zum Beispiel als EPROM oder als Flash-EPROM usw. ausgeführt sein.
Besondere Vorteile werden erreicht, wenn der Speicher durch den
EEPROM-Typ, wie zuvor beschrieben, dargestellt ist. Ein wesentliches
Ausführungsbeispiel
eines Verfahrens gemäß der Erfindung ist
daher dadurch gekennzeichnet, dass, vor Aufbringen der Polysiliciumschicht,
die Siliciumoxidschicht an der Stelle der Speicherzelle dort lokal
mit einem Tunneloxid versehen wird, wo das Oxid so dünn ist, dass
sich Ladungsträger
durch den Tunneleffekt während
des Einschreibens und/oder des Löschens von
Daten zwischen dem Floating-Gate und dem Halbleiterkörper bewegen
können.
Ein bevorzugtes Ausführungsbeispiel
eines solchen Verfahrens, durch welches die Anzahl der Verfahrensschritte
begrenzt werden kann, ist dadurch gekennzeichnet, dass, gleichzeitig
mit der Ausbildung des Tunneloxids, der Niederspannungstransistor
mit Gateoxid versehen wird, welches eine Dicke aufweist, die der Dicke
des Tunneloxids entspricht bzw. zumindest dieser im Wesentlichen
entspricht.
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Wird
eine solche Zelle beschrieben oder gelöscht, wird an den Drain des
Speichertransistors in der Regel eine hohe Spannung angelegt. Ein
wesentliches Ausführungsbeispiel
ist dadurch gekennzeichnet, dass der Hochspannungstransistor und
der Niederspannungstransistor als Transistoren vom gleichen Leitfähigkeitstyp
wie der Transistor mit dem Floating-Gate vorgesehen sind, wobei
der Hochspannungstransistor einen Auswahl- oder Zugriffstransistor
der Speicherzelle bildet. Hochspannungstransistoren vom gleichen
Leitfähigkeitstyp
in der Peripherieelektronik des EEPROMs werden gleichzeitig mit
den Zugriffstransistoren in den Speicherzellen hergestellt. Ein
wesentliches, bevorzugtes Ausführungsbeispiel
einer Anordnung gemäß der Erfindung ist
daher dadurch gekennzeichnet, dass mindestens ein weiterer Hochspannungstransistor
und mindestens ein weiterer Niederspannungstransistor vom entgegengesetzten,
komplementären
Leitfähigkeitstyp
mit Gates, welche aus der ersten Siliciumschicht gleichzeitig mit
dem Gate des zuerst erwähnten
Niederspannungstransistors gebildet werden, vorgesehen sind. Um
die Anzahl Verfahrensschritte soweit wie möglich zu minimieren, werden
der Hochspannungstransistor und der Niederspannungstransistor vom
komplementären
Leitfähigkeitstyp
vorzugsweise in einem gemeinsamen Dotierungsschritt mit Source- und
Drainzonen vom zweiten Leitfähigkeitstyp
vorgesehen. In diesem Hinblick sei erwähnt, dass die zuletzt erwähnten Hochspannungstransistoren
vom komplementären
Leitfähigkeitstyp,
in der Regel vom p-Typ, eine niedrigere Durchbruchspannung als die zuerst
erwähnten
Hochspannungstransistoren in konventionellen Ausführungen
vom n-Typ aufweisen können.
Diese Durchbruchspannungsdifferenz ist im Allgemeinen akzeptabel,
da die p-Kanal-HV-Transistoren lediglich in der Peripherie vorhanden
sind. Sollte in Verbindung mit der zu verarbeitenden, hohen Spannung
eine höhere
Durchbruchspannung für
die p-Kanal-HV-Transistoren erforderlich sein, kann eine solche
höhere
Durchbruchspannung durch Hintereinanderschaltung von zwei Transistoren
oder mehr erreicht werden. Die n-Kanal-HV-Transistoren sind nicht
nur in der Peripherie, sondern auch in dem Speichersegment, in welchem
pro Zelle ein Auswahltransistor erforderlich ist, vorhanden. Ein
Ersetzen dieses Transistors durch zwei oder mehrere in Reihe geschaltete
Transistoren würde
in einer Vergrößerung des
von dem Speicher eingenommenen Raums resultieren, was in vielen
Fällen
nicht akzeptabel wäre.
Gemäß diesem
Gesichtspunkt der Erfindung würde
durch Abkoppeln essentieller Verfahrensschritte zur Herstellung
der n-Kanal-HV-Transistoren von dem Verfahren zur Herstellung der
CMOS-Logik sowie durch teilweises gleichzeitiges Herstellen der p-Kanal-HV-Transistoren mit
der CMOS-Logik die Gesamtanzahl der Verfahrensschritte begrenzt
werden, ohne dass dieses in einer merklichen Vergrößerung des
eingenommenen Raumes resultiert.
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In
einem EEPROM ist jede Speicherzelle mit einem Zugriffstransistor
versehen, welcher in der beschriebenen Weise als Hochspannungstransistor hergestellt
werden kann. Eine solche Zelle hat unter anderem den Vorteil, dass
die Möglichkeit
besteht, die Zelle viele Male zu beschreiben und zu löschen. Darüber hinaus
ist die Zelle direkt wählbar.
Pro Speicherzelle sind jedoch zwei Transistoren, welche einen relativ
großen
Raum einnehmen, erforderlich. In der Praxis kommt es häufig vor,
dass zum Speichern bestimmter Daten einfachere und folglich kleinere Speicherzellen,
welche lediglich einmal oder mehrmals (zum Beispiel OTP) beschreibbar/löschbar sind, oder
Zellen ausreichen, welche allenfalls pro Block (Flash) ausgewählt werden
können.
Ein weiteres Ausführungsbeispiel
eines Verfahrens gemäß der Erfindung,
nach welchem die Möglichkeit
besteht, auch solche Speicherzellen in den Schaltkreis mit relativ wenigen
zusätzlichen
Verfahrensschritten zu integrieren, ist dadurch gekennzeichnet,
dass zusätzlich zu
der Speicherzelle, im Folgenden als erste Speicherzelle bezeichnet,
eine nicht flüchtige
Speicherzelle in Form eines Transistors mit einem Floating-Gate,
im Folgenden als zweite Speicherzelle bezeichnet, vorgesehen wird,
bei welcher Beschreiben oder Löschen
mit Hilfe heißer
Elektronen stattfindet, welche während
des Betriebs in dem Kanal des Transistors erzeugt werden, wobei
das Floating-Gate der zweiten Speicherzelle in einer Phase ausgebildet wird,
in welcher der Bereich des Niederspannungstransistors mit der polykristallinen
Siliciumschicht versehen wird und in welcher in der gleichen Phase ein
dritter Dotierungsschritt ausgeführt
wird, um die Source- und Drainzone der zweiten Speicherzelle vorzusehen,
wobei der dritte Dotie rungsschritt mit einer höheren Dosis als der erste Dotierungsschritt ausgeführt wird.
Ein bevorzugtes Ausführungsbeispiel
ist dadurch gekennzeichnet, dass das Floating-Gate und die dritte
Dotierungsstufe vor Ausbildung des Floating-Gates der ersten Speicherzelle und
des Gates des Hochspannungstransistors definiert werden.
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Ausführungsbeispiele
der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben.
Es zeigen:
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1–14 – eine Reihe
von Phasen einer ersten Ausführung
eines Verfahrens gemäß der Erfindung;
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15–18 – eine Reihe
von Phasen einer zweiten Ausführung
eines Verfahrens gemäß der Erfindung.
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Es
sei erwähnt,
dass die Zeichnung lediglich schematisch, nicht jedoch maßstabsgetreu
dargestellt ist. Des Weiteren können
in den Querschnitten drei, durch A, B und C gekennzeichnete Bereiche wahrgenommen
werden. Eine EEPROM-Zelle mit dem zugeordneten Zugriffs- oder Auswahltransistor ist
in Bereich A vorgesehen. Ein p-Kanal-Hochspannungstransistor ist in Bereich
B vorgesehen, und Bereich C dient als Logik (n- und p-Kanal-Transistoren). Die n-Kanal-Hochspannungstransistoren
werden auf die gleiche Weise wie der Zugriffstransistor der EEPROM-Zelle
hergestellt.
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Das
Verfahren beginnt ab einem Halbleiterkörper 1, von welchem
zumindest der dargestellte Oberflächenbereich p-dotiert wird.
Der Körper 1 wird auf
konventionelle Weise, zum Beispiel mit Hilfe lokaler Oxidation,
mit einer Struktur 2 aus Feldoxid mit einer Dicke von zum
Beispiel 500 nm versehen, welche die verschiedenen aktiven Bereiche
A, B, C usw. definiert. Nach dem Oxidationsschritt wird die Oxidationsmaske
entfernt und durch die etwa 40 nm dicke Oxidschicht 3 ersetzt.
Die Implantationsmaske 4, welche den Körper 1 an der Stelle
des p-Kanal-HV-Transistors (HV ist eine Abkürzung von High Voltage = Hochspannung)
freigelegt lässt,
wird auf dieser Schicht auf konventionelle Weise vorgesehen. In
dem Siliciumkörper
werden an den durch die Maske 4 definierten Stellen (in
der Zeichnung durch Pfeile schematisch dargestellt) für die n-Wanne 5 für den p-Kanal-HV-Transistor in
Bereich B p-Ionen durch Implantation vorgesehen. Die n-Wannenimplantation des
p-Kanal-Hochspannungstransistors wird nicht gleichzeitig mit der
n-Wannenimplantation für
die p-Kanal-Transistoren der CMOS-Logik durchgeführt, so dass die Möglichkeit
besteht, das Dotierungsprofil der n-Wanne des p-Kanal-HV-Transistors an bestimmte
Hochspannungsanforderungen, insbesondere hinsichtlich der Durchbruchspannung
der p-Kanal-HV-Transistoren, anzupassen.
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Wie
aus Nachfolgendem ersichtlich, wird der p-Kanal-HV-Transistor sonst
durch die gleichen Verfahrensschritte wie die p-Kanal-Transistoren
in der CMOS-Logik hergestellt. Nach der Implantation wird die Maske 4 entfernt,
woraufhin die Implantationsmaske 6 (2) vorgesehen
wird, welche die Bereiche B und C maskiert und den Bereich A der
Speicherzelle freigelegt lässt.
Wie sichtbar, lässt
die Maske 6 auf dem Siliciumkörper 1 auch dort Bereiche
freigelegt, wo n-Kanal-HV-Transistoren in der Peripherieelektronik
des EEPROMs erforderlich sind. Die nicht maskierten Teile des Halbleiterkörpers, d.h.
der Bereich A und Bereiche, in welchen weitere n-Kanal-HV-Transistoren
ausgebildet werden, werden durch Implantation von Borionen p-dotiert,
um die HV-p-Wanne 7 vorzusehen. Danach wird die Maske 6 entfernt.
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In
einer nachfolgenden, in 3 dargestellten Phase wird die
Implantationsmaske 8 vorgesehen, welche eine Öffnung 9 in
dem, in der EEPROM-Zelle auszubildenden Tunnelbereich aufweist. Über diese Öffnung werden
p-Ionen in dem Halbleiterkörper
implantiert, um die n-Injektionszone 10 vorzusehen, woraufhin
die Maske 9 wieder entfernt werden kann. In diesem Stadium
kann die Oxidschicht 3 entfernt und eine neue Oxidschicht 12 mit einer
Dicke von zum Beispiel 25 nm durch thermische Oxidation ausgebildet
werden. Die Oxidschicht 12 stellt das Gateoxid in den Hochspannungstransistoren
und in den EEPROM-Zellen dar.
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4 zeigt
das Stadium, in welchem eine Implantationsmaske 11 vorgesehen
wird, welche die Oberfläche
in dem Bereich, in dem der p-Kanal-Transistor der CMOS-Logik vorgesehen
wird, freigelegt lässt.
Durch Implantation werden Fremdatome vom n-Typ so vorgesehen, dass
die Niederspannungs-n-Wanne 13 erhalten wird. Die Niederspannungs-p-Wanne 15 wird
in ähnlicher
Weise durch Implantation von Borionen über Öffungen in der Implantationsmaske 14 ausgebildet
(5). Es sei erwähnt, dass
in diesem Beispiel, wie in der Zeichnung dargestellt, die letzten
zwei Implantationen lediglich in Bereich C der Logik durchgeführt werden.
In einer Variante (nicht dargestellt) dieses Verfahrens können diese
Implantationen alternativ eingesetzt werden, um zusätzliche
Kanalstopperzonen unter dem Feldoxid in dem Hochspannungsbereich
B und in dem EEPROM-Bereich
A unter dem Feldoxid 2 auszubilden.
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In
einer nachfolgenden Stufe des Verfahrens wird eine Ätzmaske 16 auf
der Oberfläche
vorgesehen, welche die Oxidschicht 12 an der Stelle der Hochspannungstransistoren
und der Speicherzelle ohne die Injektionszone 10 maskiert.
Die nicht maskierten Teile der Oxidschicht in dem Bereich der Logik
und der Injektionszone werden dann abge ätzt, und danach wird die Ätzmaske 16 wieder
entfernt. Durch thermische Oxidation wird eine neue Schicht 17 aus
Siliciumoxid mit einer Dicke von zum Beispiel etwa 7,5 nm in den
Bereichen, in denen die Oxidschicht 12 entfernt wurde,
gebildet. Während
dieses Oxidationsschritts wird die Dicke der Oxidschicht 12 nur
in geringem Umfang reduziert. Diese Stufe ist in 7 dargestellt.
Es sei erwähnt,
dass die Oxidschicht 17 in dem CMOS-Bereich C das Gateoxid der n- und p-Kanal-Transistoren
sowie das Tunneloxid der Speicherzellen in dem Bereich A bildet.
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Es
wird eine etwa 250 nm dicke, amorphe oder polykristalline, n-dotierte
Siliciumschicht 18 auf bekannte Weise ausgebildet. Diese
Schicht wird mit einer Schicht 19, zum Beispiel einer 25
nm dicken Siliciumoxynitridschicht, versehen, welche unter anderem
die Funktion hat, die darunter liegende Siliciumschicht 18 gegen
Oxidation zu maskieren. Die Schichten 18, 19 werden
mit Hilfe der Ätzmaske 20 strukturiert
(s. 8). Während
dieses Ätzschritts,
in welchem das Floating-Gate 21 und das Gate 22 des n-Kanal-Hochspannungstransistors
definiert werden, wird der Bereich C, in welchem die Logik ausgebildet wird,
sowie das Gateoxid 17 in dem Bereich C durch die Siliciumschicht 18 und
die Oxynitridschicht 19 gegen Verunreinigung geschützt. Die
Maske 20 maskiert auch den Bereich B des p-Kanal-HV-Transistors,
welcher vollkommen oder im Wesentlichen vollkommen parallel zu dem
p-Kanal-Transistor der CMOS-Logik in Bereich C weiter hergestellt
wird. Das Floating-Gate 21 erstreckt sich zum Teil über das Tunneloxid 17.
Das Gate 22 des Zugriffstransistors wird gleichzeitig mit
den Gates der n-Kanal-Hochspannungstransistoren
in der Peripherieelektronik des Speichers ausgebildet. Nach Ausbildung
der Gates 21 und 22 wird die Photolackmaske 20 zunächst entfernt,
und danach werden die Seitenwände der
Gates durch einen, eine geringe Oxidation vorsehenden Schritt mit
einer dünnen
Oxidschicht 23 (9) versehen. Anschließend werden,
mit der Siliciumstruktur 18, 22, 23 als
Maske, in den nicht maskierten Oberflächenteilen des Siliciumkörpers Phosphorionen
implantiert, um die n-leitende Source-/Drainzone des Speichertransistors
und die n-leitenden LDD-Zonen des HV-Zugriffstransistors vorzusehen.
In einem alternativen Ausführungsbeispiel wird
die Reihenfolge der Oxidation und Implantation umgekehrt, und es
wird bei vorhandener Maske 20 zuerst Phosphor implantiert,
woraufhin die Maske 20 entfernt und Oxid auf den Seitenwänden der
Gates durch Oxidation ausgebildet wird.
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In
einer anschließenden
Stufe wird die Oxynitridschicht 19 entfernt und die Anordnung
mit einer ONO-Schicht 25 (Oxid-Nitrid-Oxid) versehen. Danach
wird eine 250 nm dicke, amorphe oder polykristalline Siliciumschicht 26 aufgebracht
und mit Hilfe von z.B. Phosphor, n-dotiert (s. 10).
Mittels einer Maske (nicht dargestellt) wird die Schicht 26 einer Ätzbehandlung
unterworfen, während
der das Steuergate 27, welches durch die ONO-Schicht 25 von dem
Floating-Gate 21 getrennt ist, in der Speicherzelle ausgebildet
wird. Die Teile der Siliciumschicht über den HV-Transistoren und
in dem Bereich C der Logik werden entfernt. Nach Entfernen der in
diesem Ätzschritt
verwendeten Maske werden die freigelegten Teile der ONO-Schicht 25 ebenfalls
entfernt, wobei abstandsschichtförmige
Teile lediglich auf den Rändern
des Gates 22 und der Polyschicht 18 verbleiben. 11 zeigt
die Anordnung in diesem Stadium des Verfahrens.
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In
einer darauffolgenden Stufe, in 12 dargestellt,
wird die Maske vorgesehen, um den noch unstrukturierten Teil der
ersten Siliciumschicht 18 in dem Bereich B (p-Kanal-HV-Transistor)
und dem Bereich C (CMOS-Logik) zu strukturieren. Das Silicium der
Schicht 18 wird dann durch Ätzung strukturiert, so dass
die Gates 29 (p-Kanal-HV-Transistor) in Bereich B und die Gates 30 (n-Kanal-Transistor
der CMOS-Logik) sowie die Gates 31 (p-Kanal-Transistor
der CMOS-Logik) ausgebildet werden (s. 13). Nach
Entfernen der Maske 28 wird ein, eine geringe Oxidation
vorsehender Schritt ausgeführt,
um die Ränder
der Gates 29, 30 und 31 mit einer dünnen Oxidschicht 32 zu
bedecken (s. 13). Danach werden die n-leitende
LDD-Source- und Drainzone 33 des n-Kanal-Niederspannungstransistors
der Logik in der p-Wanne 15 durch Implantation von z.B. Phosphorionen
ausgebildet, auf welche die LDD-Implantation von Borionen in der
n-Wanne 13 folgt,
um die p-leitenden LDD-Zonen 34 des p-Kanal-Niederspannungstransistors
der Logik vorzusehen. Gleichzeitig werden die p-leitenden LDD-Zonen 35 des p-Kanal-Hochspannungstransistors
in der n-Wanne 5 des Bereichs B ausgebildet.
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In
einer anschließenden
Stufe werden durch Beschichtung und Rückätzung Abstandsschichten 36 auf
den Seitenwänden
der Gates vorgesehen (s. 14). Sodann
wird eine Implantationsmaske (nicht dargestellt) vorgesehen, welche
die Bereiche der n-Kanal-Transistoren
der Niederspannungs-CMOS-Logik und die Bereiche der n-Kanal-Hochspannungstransistoren
freigelegt lässt. Durch
Implantation von AS-Ionen werden die stark dotierten Source-/Drainzonen 37 der
n-Kanal-Transistoren der CMOS-Logik und die stark dotierten, n-leitenden
Source-/Drainzonen 38 der n-Kanal-HV-Transistoren vorgesehen.
Nach Entfernen der Maske wird eine neue Maske (nicht dargestellt) vorgesehen,
und es werden durch Implantation von Borionen die stark dotierten,
n-leitenden Source- /Drainzonen 39 der
p-Kanal-Niederspannungstransistoren der Logik und die p-leitenden
Source-/Drainzonen 40 der p-Kanal-Hochspannungstransistoren
ausgebildet. Nach Entfernen der Maske ist das in 14 dargestellte
Stadium erreicht. Die Anordnung kann dann weiteren konventionellen
und bekannten Behandlungen, wie z.B. einer Silicidbildung sowie
der Anordnung von Metallkontakten und Verbindung mit den zugehörigen Isolationsschichten, unterworfen
werden. Es wird vorausgesetzt, dass solche Behandlungen im Allgemeinen
bekannt sind, so dass diese hier nicht näher erläutert werden.
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In
dem beschriebenen Beispiel wird der p-Kanal-HV-Transistor in Bereich
B, mit Ausnahme der n-Wanne, gleichzeitig mit dem p-Kanal-Niederspannungstransistor
in Bereich B vorgesehen, so dass die Anzahl Verfahrensschritte begrenzt
bleibt. Die Durchbruchspannung des Transistors in Bereich B kann
geringfügig
niedriger als diese des n-Kanal-HV-Transistors
sein und kann zum Beispiel 12 V betragen. Da der p-Kanal-Transistor lediglich
in der Peripherie und nicht in dem Speicherteil vorhanden ist, kann
durch Hintereinanderschaltung von zwei oder mehreren Transistoren
auf einfache Weise eine höhere
Durchbruchspannung erreicht werden. Da die Herstellung der n-Kanal-HV-Transistoren vor
der Herstellung der CMOS-Logik stattfindet, besteht die Möglichkeit,
die Verfahrensparameter ohne Beeinträchtigung der CMOS-Logik so
zu wählen,
dass der n-Kanal-HV-Transistor
die gewünschten
Merkmale, im Besonderen hinsichtlich der Durchbruchspannung, aufweist.
Durch eine geeignete Dicke des Gateoxids und geeignete Dotierungsprofile
sowie die Seitenwandoxidation der Gates ist es möglich, eine Durchbruchspannung
von zum Beispiel 15 V zu erreichen.
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Die 15–18 zeigen
mehrere Stufen einer Variante des zuvor beschriebenen Verfahrens. Eine
EEPROM-Zelle mit dem zugehörigen
Auswahltransistor, welcher durch einen n-Kanal-Hochspannungstransistor
gebildet wird, wird in dem durch A gekennzeichneten Bereich vorgesehen;
ein p-Kanal-HV-Transistor wird in Bereich B ausgebildet; Bereich
C dient für
die CMOS-Niederspannungs-Logik (wobei in der Zeichnung lediglich
die n-Wanne 13 mit dem p-Kanal-Transistor dargestellt ist;
der n-Kanal-Transistor, welcher mit dem n-Kanal-Transistor in Bereich
C in dem vorherigen Beispiel vollständig identisch ist, wurde weggelassen,
um die Zeichnung nicht zu komplizieren, sollte jedoch berücksichtigt werden).
Darüber
hinaus ist ein Bereich D dargestellt, in welchem eine nicht flüchtige Zelle
mit einem Floating-Gate ausgebildet wird, welche geringfügig weniger
Raum als die EEPROM-Zelle einnimmt und zum Beispiel durch den Flash-Typ
oder den OTP-Typ (einmalig programmierbar) dargestellt sein kann.
Da die meisten Verfahrensschritte dieser Va riante mit Verfahrensschritten
identisch sind, die in dem vorherigen Beispiel beschrieben wurden,
sind in der Zeichnung nur verschiedene Schritte dargestellt, um
den Unterschied zu dem zuvor beschriebenen Verfahren darzulegen.
Die Anordnung wird den gleichen Verfahrensschritten wie in den 1–7 unterworfen, wobei
eine p-Wanne 42 gleichzeitig mit der p-Wanne 15 der
CMOS-Niederspannungslogik in dem Bereich D vorgesehen wird. Nach
Aufbringen der verschiedenen Gate- und Tunneloxide auf der Oberfläche und Aufbringen
der ersten Siliciumschicht 18 und der Oxynitridschicht 19 wird
eine Maske 43 vorgesehen, welche das Floating-Gate 44 in
Bereich D definiert und die Bereiche A, B und C maskiert. Durch Ätzung wird
dann das Floating-Gate 44 der weiteren Speicherzelle ausgebildet,
so dass die in 15 dargestellte Stufe erreicht
ist. Durch Implantation von As-Ionen in einer hohen Dosis (in 15 durch
Pfeile gekennzeichnet) werden die Source-/Drainzonen 45 zusätzlich zu
dem Floating-Gate 44 vorgesehen. Vorzugsweise werden B-Ionen
gleichzeitig implantiert, um p-dotierte Zonen um die n-leitenden
Source-/Drainzonen in einer geringfügig höheren Konzentration als der
Grundkonzentration der p-Wanne zu erhalten. Hierdurch entsteht die
Möglichkeit, pn-Übergänge mit
einem steileren Dotierungsprofil auszubilden. Die Dotierung dieser
Zonen (welche keine LDD-Struktur aufweisen) ist in Verbindung mit der
Erzeugung heißer
Elektronen, welche zum Beschreiben der Speicherzelle erforderlich
sind, hoch. Nach der Implantation wird die Maske 43 wieder
entfernt.
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Danach
werden die Verfahrensschritte, wie in den 8–10 in
dem vorherigen Beispiel dargestellt, ausgeführt. Nach Aufbringen der zweiten
Siliciumschicht wird das Steuergate 46 der Speicherzelle
in Bereich D aus der zweiten Siliciumschicht gebildet, was gleichzeitig
mit der Ausbildung des Steuergates 27 der EEPROM-Zelle
erfolgt (s. 16). In einer darauffolgenden
Stufe, in 17 dargestellt, wird die Maske 28 vorgesehen,
welche die Gates der CMOS-Logik und die Gates der p-Kanal-HV-Transistoren
in Bereich B definiert und die Bereiche A des EEPROMs und Bereich
B maskiert. Durch Ätzung können dann
die Gates 31 der Logik und die Gates 29 der p-Kanal-Hochspannungstransistoren
in den verbleibenden Teilen der ersten Siliciumschicht 18 ausgebildet
werden (18). Anschließend kann
die Anordnung erneut den zuvor beschriebenen Maskierungs- und Dotierungsschritten
unterworfen werden. Im Vergleich zu dem vorherigen Beispiel besteht
somit die Möglichkeit,
die Anordnung durch lediglich eine einzige zusätzliche Maske mit einem nicht
flüchtigen
Speicher des Flash-Typs oder des OTP-Typs zu versehen.
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Es
versteht sich von selbst, dass die Erfindung nicht auf die zuvor
beschriebenen Ausführungsbeispiele
beschränkt
ist, sondern dass für Fachkundigen
viele Variatio nen im Rahmen der Erfindung vorstellbar sind. Zum
Beispiel können
die Floating-Gates alternativ vom p-Leitfähigkeitstyp sein. Vorteilhafterweise
können
die Polygates der p-Kanal-Transistoren
durch Wiederdotierung p-leitend gemacht werden.